特許

J-GLOBAL ID：200903032363360321

半導体装置

発明者： 大槻 雅也
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平3-275816
公開番号（公開出願番号）：特開平5-114653
出願日： 1991年10月23日
公開日（公表日）： 1993年05月07日
要約：

【要約】【目的】本発明は、配線層間の接続部にアンチヒューズを有するFPGAなどの半導体装置に関し、配線層が多層化された場合でも、ステップカバレージの悪化を防止しつつ、高密度化が可能なFPGA等の半導体装置を提供することを目的とする。【構成】絶縁層15と、該絶縁層15上の第1の配線層24と、該第1の配線層24上の非晶質半導体層28と、前記第1の配線層24及び非晶質半導体層28を被覆する層間絶縁膜25と、該層間絶縁膜25上の第2の配線層26とを少なくとも有する半導体装置であって、前記第1の配線層24及び非晶質半導体層28上の層間絶縁膜25及び第2の配線層26を貫通する開口部27と、該開口部27に埋め込まれ、かつ前記非晶質半導体層28及び前記開口部27の側壁の第2の配線層26に接する埋込み導電体29とを含み構成する。

請求項（抜粋）：

絶縁層と、該絶縁層上の第1の配線層と、該第1の配線層上の非晶質半導体層と、前記第1の配線層及び非晶質半導体層を被覆する層間絶縁膜と、該層間絶縁膜上の第2の配線層とを少なくとも有する半導体装置であって、前記第1の配線層及び非晶質半導体層上の層間絶縁膜及び第2の配線層を貫通する開口部と、該開口部に埋め込まれ、かつ前記非晶質半導体層及び前記開口部の側壁の第2の配線層に接する埋込み導電体とを有することを特徴とする半導体装置。

IPC (3件)：

H01L 21/82 ,  H01L 21/3205 ,  H01L 21/90

FI (2件)：

H01L 21/82 F ,  H01L 21/88 M