特許

J-GLOBAL ID：200903032424906454

割込コントローラ及びマイクロコンピュータ

発明者： 前田 耕一 ,  石原 秀昭 ,  野田 真一
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 足立 勉
公報種別：公開公報
出願番号（国際出願番号）：特願2000-152589
公開番号（公開出願番号）：特開2001-067235
出願日： 2000年05月24日
公開日（公表日）： 2001年03月16日
要約：

【要約】【課題】 多重割込の要・否に関係なく共通のCPUを使用することができ、しかも、CPUの機能を必要最小限に抑えてCPUの回路規模を小さくできる割込コントローラ、及び、これを用いたマイクロコンピュータを提供する。【解決手段】 多重割込可能なマイクロコンピュータにおいて、従来CPU2側に設けていた割込マスクレベルレジスタ46を、割込コントローラ4側に設け、CPU2の小型化を図る。そして、割込コントローラ4を、CPU2が、割込処理の開始時に今まで実行していた割込処理のPSR(システムレジスタ)値及びPC(プログラムカウンタ)値をRAM6に待避させるのと同時に出力してくるスタック信号STKによって、レジスタ46内の割込マスクレベルをRAM6に待避させ、CPU2が、中断した割込処理を再開する際にRAM6からPSR値及びPC値を読み込むのと同時に出力してくるリターン信号RTNによって、RAM6に待避させた割込マスクレベルをレジスタ46に戻すように構成する。

請求項（抜粋）：

CPUと周辺回路との間に設けられ、該周辺回路から割込要求が入力されると、該割込要求と前記CPUが現在実行中の割込処理との優先順位を比較し、前記周辺回路からの割込要求の優先順位が高い場合に、前記CPUへ割込要求信号を出力すると共に、該割込要求信号の出力後、前記CPUから割込準備完了を表す応答信号を受けると、前記割込要求に対応した割込処理を前記CPUに実行させるための割込識別情報を、前記CPUに対して、直接又は外部の割込識別情報伝達手段を介して間接的に出力する割込コントローラにおいて、前記割込要求信号の出力に伴い前記CPUが実行している割込処理の優先順位を表すレベル情報を記憶すると共に、前記割込要求信号の出力により前記CPUが実行中の割込処理を中断した際には、該中断した割込処理のレベル情報を所定の記憶媒体に退避させ、更に、前記CPUが該中断した割込処理を再開する際には、該記憶媒体から該割込処理に対応したレベル情報を読み出し、レベル情報を更新するレベル情報記憶・更新手段を備えたことを特徴とする割込コントローラ。

IPC (2件)：

G06F 9/46 313 ,  G06F 9/46 320

FI (2件)：

G06F 9/46 313 Z ,  G06F 9/46 320 Z

Fターム (5件)：

5B098AA05 ,  5B098BA12 ,  5B098BB20 ,  5B098DD08 ,  5B098EE06