コンパレータ回路

発明者： ,
出願人/特許権者：
代理人 (1件)：三好秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-226571
公開番号（公開出願番号）：特開平9-074340
出願日： 1995年09月04日
公開日（公表日）： 1997年03月18日
要約：

【要約】【課題】この発明は、低電源電圧であっても、接地電位から電源電位の範囲の差動入力信号を受信可能とし、LVDSの規格を満足させる差動入力信号を受信可能とするコンパレータ回路を提供することを課題とする。【解決手段】この発明は、差動入力信号の電位に応じて、差動入力信号をPチャネルのFETP1,P2で受ける第1のコンパレータ回路C1又は/及び差動入力信号をNチャネルのFETN8,N9で受ける第2のコンパレータ回路C2で差動入力信号を受信可能とし、受信不可能なコンパレータ回路の出力をプルアップ用の抵抗2又はプルダウン用の抵抗3でハイレベル又はロウレベルに固定し、それぞれのコンパレータ回路の比較結果を遅延回路4,6により適宜遅延させて、両比較結果の論理演算をコンパレータ回路の比較結果とするように構成される。

請求項（抜粋）：

差動入力信号をゲート端子で受ける第1導電型の差動対FET(電界効果トランジスタ)と、第2導電型のFETからなる2つのカレントミラー回路が前記第1導電型の差動対FETにクロスカップルされてなる第1の負荷回路と、前記第1導電型の差動対FETの差動出力をプッシュプル増幅して出力する第1の出力回路とを備えた第1のコンパレータ回路と、差動入力信号をゲート端子で受ける第2導電型の差動対FETと、第1導電型のFETからなる2つのカレントミラー回路が前記第2導電型の差動対FETにクロスカップルされてなる第2の負荷回路と、前記第2導電型の差動対FETの差動出力をプッシュプル増幅して出力する第2の出力回路とを備えた第2のコンパレータ回路と、前記両コンパレータ回路の出力端子に接続されて、前記コンパレータ回路の出力端子がハイインピーダンス状態時に前記出力端子をハイレベル又はロウレベルに固定するプルアップ用又はプルダウン用抵抗と、前記両コンパレータ回路の動作時に前記両コンパレータ回路の出力信号のスキューを調整する調整回路と、前記調整回路によってスキューが調整された前記両コンパレータ回路の出力信号の論理をとり、前記両コンパレータ回路における差動入力信号の比較結果に応じてハイレベル又はロウレベルの比較結果信号を出力する論理ゲートとを有することを特徴とするコンパレータ回路。

IPC (2件)：

H03K 5/08 , G01R 19/165

FI (2件)：

H03K 5/08 E , G01R 19/165 A

引用特許：

審査官引用 (4件)

特開昭64-007812
特開昭58-094225
特開昭64-007812

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