特許

J-GLOBAL ID：200903032438627671

半導体記憶装置

発明者： 堂阪 勝己 ,  島野 裕樹 ,  菅野 弘樹 ,  有本 和民
出願人/特許権者： 三菱電機株式会社 ,  三菱電機エンジニアリング株式会社
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-370179
公開番号（公開出願番号）：特開2001-185702
出願日： 1999年12月27日
公開日（公表日）： 2001年07月06日
要約：

【要約】【課題】 チップ面積の増大を防止するとともに、セルプレート電圧をセルプレートへ確実に給電できる半導体記憶装置を提供する。【解決手段】 ダミービット線7aは、ビット線7と同一の層から分離して形成され、かつビット線と並走している。キャパシタ20は、ビット線7の上層に形成され、かつセルプレート13を有している。中間接続配線15aはキャパシタ20の上層に形成され、かつセルプレート13およびダミービット線7aに電気的に接続されている。

請求項（抜粋）：

主表面を有する半導体基板と、前記主表面上に形成されたビット線と、前記ビット線と同一の層から分離して形成され、かつ前記ビット線と並走するダミービット線と、前記ビット線より上層に形成された上部電極を有するキャパシタと、前記キャパシタより上層に形成され、かつ前記ダミービット線および前記上部電極に電気的に接続された中間接続配線とを備えた、半導体記憶装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 681 B ,  H01L 27/10 621 C

Fターム (19件)：

5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA53 ,  5F083KA03 ,  5F083KA05 ,  5F083KA19 ,  5F083LA11 ,  5F083LA12 ,  5F083LA17 ,  5F083LA19 ,  5F083LA21 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083ZA28