特許

J-GLOBAL ID：200903032439767191

半導体記憶素子のレイアウト検証方法

発明者： 中尾 真澄
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願2001-172651
公開番号（公開出願番号）：特開2002-366604
出願日： 2001年06月07日
公開日（公表日）： 2002年12月20日
要約：

【要約】【課題】 メモリチップ全体の回路接続検証においては人手作業量が多く、データ量が増大する。【解決手段】 半導体記憶素子のチップのレイアウトデータを周辺回路とメモリセルマトリックスに分割する。また、分割した周辺回路とメモリセルマトリックスのうちメモリセルマトリックスに関してデコーダは全体の接続検証を行い、デコーダ以外の構成要素において共通信号線、固有信号線は構成要素内で接続検証を行い、単位回路は取り出して接続検証を行う。更に、共通信号線、固有信号線の節点名をメモリセルマトリックスの隣接する構成要素間で伝達する。

請求項（抜粋）：

半導体記憶素子のレイアウトを検証するレイアウト検証方法において、前記半導体記憶素子のチップのレイアウトデータを周辺回路とメモリセルマトリックスに分割し、分割した周辺回路とメモリセルマトリックスのうちメモリセルマトリックスに関してデコーダは全体の接続検証を行い、デコーダ以外の構成要素において共通信号線、固有信号線は構成要素内で接続検証を行い、単位回路は取り出して接続検証を行い、且つ、共通信号線、固有信号線の節点名を前記メモリセルマトリックスの隣接する構成要素間で伝達することを特徴とする半導体記憶素子のレイアウト検証方法。

IPC (9件)：

G06F 17/50 666 ,  G06F 17/50 664 ,  G06F 17/50 ,  H01L 21/82 ,  H01L 21/8242 ,  H01L 21/8244 ,  H01L 27/10 471 ,  H01L 27/108 ,  H01L 27/11

FI (10件)：

G06F 17/50 666 Z ,  G06F 17/50 664 B ,  G06F 17/50 664 L ,  G06F 17/50 666 A ,  H01L 27/10 471 ,  H01L 27/10 381 ,  H01L 27/10 601 ,  H01L 27/10 681 F ,  H01L 21/82 C ,  H01L 21/82 T

Fターム (12件)：

5B046AA08 ,  5B046BA04 ,  5B046JA01 ,  5F064HH06 ,  5F064HH10 ,  5F064HH12 ,  5F083AD00 ,  5F083BS00 ,  5F083LA04 ,  5F083LA05 ,  5F083PR41 ,  5F083ZA20

引用特許：

審査官引用 (4件)

• レイアウト検証方法及び装置並びにレイアウト検証プログラムを記録した記録媒体
  公報種別：公開公報   出願番号：特願平11-125452   出願人：日本電気株式会社
• 半導体記憶装置のレイアウト検証システム
  公報種別：公開公報   出願番号：特願平9-188795   出願人：シャープ株式会社
• 特開平4-070976
  
• レイアウト検証システム
  公報種別：公開公報   出願番号：特願平4-337884   出願人：日本電気株式会社

引用文献：

審査官引用 (1件)

• 64M DRAMの自動設計手法