特許

J-GLOBAL ID：200903032445238117

IC試験装置

発明者： 山田 修
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-321991
公開番号（公開出願番号）：特開2000-149593
出願日： 1998年11月12日
公開日（公表日）： 2000年05月30日
要約：

【要約】【課題】 データクロックを出力するICを簡単に試験するIC試験装置を提供する。【解決手段】 データクロックの出力のタイミングをパルス化回路で抽出し、パルス化回路で抽出したパルスをタイミング設定回路で期待する時間の範囲で遅延させて論理比較器にストローブパルスの代用として入力し、そのタイミングでデータの有無を判定し、データの入力が無ければ不良と判定する。

請求項（抜粋）：

A.被試験ICがデータクロックと、このデータクロックに同期してデータを出力し、データクロックの出力のタイミングからデータが出力されるタイミングまでの時間が所定時間より短く期待値と一致していれば良、長い場合は不良と判定するIC試験装置において、B.上記データクロックをパルス化して取り出すパルス化回路と、C.このパルス化回路で取り出したパルスを期待する時間の範囲で遅延させるタイミング設定回路と、D.このタイミング設定回路で取り出したパルスをストローブパルスに替えて論理比較器に与える選択回路と、を具備して構成したことを特徴とするIC試験装置。

IPC (2件)：

G11C 29/00 651 ,  G01R 31/28

FI (3件)：

G11C 29/00 651 T ,  G01R 31/28 H ,  G01R 31/28 M

Fターム (21件)：

2G032AA00 ,  2G032AA07 ,  2G032AC03 ,  2G032AD06 ,  2G032AE06 ,  2G032AE08 ,  2G032AE11 ,  2G032AE12 ,  2G032AE14 ,  2G032AG07 ,  2G032AH04 ,  5L106DD22 ,  5L106DD32 ,  5L106FF05 ,  5L106GG03 ,  9A001BB02 ,  9A001GG01 ,  9A001HH34 ,  9A001KK37 ,  9A001KK54 ,  9A001LL05