半導体集積回路のクロックツリー設計方法

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-358046
公開番号（公開出願番号）：特開2001-175699
出願日： 1999年12月16日
公開日（公表日）： 2001年06月29日
要約：

【要約】【課題】クロック配線を再配線することにより、論理セルの配置と論理セル間の配線を実行した後のタイミングエラーを解消する。【解決手段】ステップS109でセットアップタイムエラーまたはホールドタイムエラーなどのタイミングエラーに関係しているフリップフロップを検出すると共に、タイミングエラーを解析し、ステップS111で、このフリップフロップのクロック入力端子に仮想的なダミー容量を付加し、ステップS111でCTSの処理を行うことにより、クロック信号の位相差(クロックスキュー)を発生し、タイミングエラーの補償を行う。

請求項（抜粋）：

半導体集積回路の回路接続情報に基づき、前記半導体集積回路をそれぞれ構成する複数のフリップフロップを含む論理セルと、前記複数のフリップフロップにクロック信号を供給するクロック供給源と、前記クロック供給源と前記複数のフリップフロップの各クロック入力端子との間に接続され前記クロック信号を駆動するクロックバッファとを配置し、前記論理セル間の信号配線、及び前記クロック供給源と前記各クロック入力端子との間のクロック配線をそれぞれ生成する第1のステップと、前記信号配線の配線容量である信号配線容量と前記クロック配線の配線容量であるクロック配線容量をそれぞれ抽出する第2のステップと、前記信号配線容量と前記クロック配線容量を前記回路接続情報に付加して遅延シミュレーションを行い、遅延シミュレーション結果を解析してタイミングエラー情報を出力し、前記タイミングエラー情報によりタイミングエラーを生じた第1の前記フリップフロップと、この第1のフリップフロップのデータ入力端子に接続する組み合わせ回路にデータ出力端子を接続する第2の前記フリップフロップとを検出する第3のステップと、前記第3のステップで抽出された前記第1または第2のフリップフロップのクロック入力端子の実際の容量に、仮想的なダミー容量を加算し、加算値である加算容量を算出する第4のステップと、前記第1のステップで生成された前記クロック配線の一部または全部を削除し、前記第4のステップで算出された前記加算容量を、前記第1または第2のフリップフロップのクロック入力端子の容量と見なしてクロックツリーシンセシスを適用し、前記クロック供給源から前記各フリップフロップに供給される前記クロック信号のクロックスキューが最小となるように、前記クロックバッファを再配置し、前記クロック供給源と前記フリップフロップとの間の前記クロック配線を生成する第5のステップと、を備える半導体集積回路のクロックツリー設計方法。

IPC (6件)：

G06F 17/50 , G06F 1/10 , H01L 21/82 , H01L 27/04 , H01L 21/822 , H03K 5/15

FI (8件)：

G06F 15/60 658 K , G06F 1/04 330 A , G06F 15/60 658 U , H01L 21/82 W , H01L 21/82 C , H01L 21/82 T , H01L 27/04 D , H03K 5/15 P

Fターム (39件)：

5B046AA08 , 5B046BA06 , 5B046JA03 , 5B046JA05 , 5B079BC03 , 5B079CC03 , 5B079CC12 , 5B079DD08 , 5B079DD13 , 5F038CA03 , 5F038CA17 , 5F038CA18 , 5F038CD06 , 5F038CD08 , 5F038CD12 , 5F038CD13 , 5F038DF11 , 5F038EZ10 , 5F038EZ20 , 5F064AA04 , 5F064BB19 , 5F064BB26 , 5F064DD04 , 5F064DD10 , 5F064DD13 , 5F064DD14 , 5F064DD25 , 5F064EE02 , 5F064EE42 , 5F064EE43 , 5F064EE47 , 5F064EE54 , 5F064HH06 , 5F064HH09 , 5F064HH11 , 5F064HH12 , 5J039EE14 , 5J039KK09 , 5J039MM03

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