特許

J-GLOBAL ID：200903032453371020

半導体集積回路装置およびその製造方法

発明者： 黒田 謙一 ,  寺沢 正明 ,  松原 清
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平4-208337
公開番号（公開出願番号）：特開平6-061458
出願日： 1992年08月05日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】 読出し速度の短縮された不揮発性メモリを提供する。【構成】 メモリセルA0 〜A7 、B0 〜B7 のソース、ドレインは、第1データ線である半導体基板1内のn+ 埋込み層d0 〜d8 に接続され、n+ 埋込み層d0 〜d8 は、トランスファMISFETT0 〜T8 を介して第2データ線D0〜D4 に接続されている。トランスファMISFETT0 〜T8 のゲートは、メモリセルA0 〜A7 、B0 〜B7 のフローティングゲートと同一層の多結晶シリコンで構成され、かつその寄生抵抗を低減するため、多結晶シリコンよりも低抵抗のAl配線20により8bit毎にシャントされている。

請求項（抜粋）：

第1ゲート絶縁膜、フローティングゲート、第2ゲート絶縁膜およびコントロールゲートを有するMISFETで構成された電気的に書込み、消去可能な不揮発性メモリの複数をマトリクス状に配置したメモリアレイを有し、前記メモリアレイは、前記不揮発性メモリのコントロールゲートに接続されたワード線を1本以上含む複数のブロックに分割され、前記それぞれのブロック内の不揮発性メモリのソース、ドレインは、ブロック毎に分割して形成された第1データ線に接続され、前記第1データ線は、前記ブロックを選択するトランスファMISFETを介して第2データ線に接続され、前記トランスファMISFETのゲートは、前記不揮発性メモリのコントロールゲートまたはフローティングゲートと同一の導電材料により構成されてなる半導体集積回路装置であって、前記トランスファMISFETのゲートを前記不揮発性メモリのコントロールゲートまたはフローティングゲートを構成する導電材料よりも低抵抗の導電材料からなる配線によりシャントしたことを特徴とする半導体集積回路装置。

IPC (5件)：

H01L 27/115 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  G11C 17/00 307 D ,  H01L 29/78 371

引用特許：

審査官引用 (2件)

• 特開平4-212471
  
• 特開平1-218061