特許

J-GLOBAL ID：200903032454382204

半導体装置およびその製造方法

発明者： 小西 義則 ,  大西 泰彦
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平8-027626
公開番号（公開出願番号）：特開平9-121052
出願日： 1996年02月15日
公開日（公表日）： 1997年05月06日
要約：

【要約】【課題】格子欠陥を局在化させ、漏れ電流を増加させずに、ターンオフ時間の短縮とターンオフ損失の低減を図る。【解決手段】p+ コレクタ1上にn+ バッファ2とn- ベース3を形成し、n- ベースの表面層に選択的にp+ ウエル4とn+ エミッタ5を形成し、これらの表面にゲート酸化膜6、エミッタ電極11を形成し、ゲート酸化膜6の上にゲート電極7を形成する。このIGBTのp+ コレクタ1側からプロトン(H+ )やヘリウム( 3He)イオンを照射し、n+ バッファ2に近接するn- ベース3に局在する格子欠陥21を導入する。

請求項（抜粋）：

低濃度の第一導電形領域と高濃度の第二導電形領域とを有する半導体装置において、低濃度の第一導電形領域内および高濃度の第二導電形領域内のいずれか一方に軽イオンを打ち込み、格子欠陥が局所的に形成されることを特徴とする半導体装置。

IPC (4件)：

H01L 29/78 ,  H01L 21/265 ,  H01L 21/322 ,  H01L 21/336

FI (4件)：

H01L 29/78 655 B ,  H01L 21/322 J ,  H01L 21/265 Q ,  H01L 29/78 658 H