特許

J-GLOBAL ID：200903032465287254

トレンチ・キャパシタを備えたDRAMセルの製造方法

発明者： ルイ・ルー=チェン・シュー ,  オグラ・セイキ ,  ジョーゼフ・フランシス・シェパード
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-163613
公開番号（公開出願番号）：特開平8-046158
出願日： 1995年06月29日
公開日（公表日）： 1996年02月16日
要約：

【要約】【目的】 トレンチ・キャパシタ・タイプのDRAMセルを形成する方法を提供する。【構成】 このDRAMセルは、浅いトレンチを水平方向に延ばしてカラーを等角にコーティングするという単一ステップでトレンチ・カラーを形成し、そのトレンチを最終的な深さまでエッチングして、底部を深く埋没させ、側壁に軽くドーピングし、ポリシリコン内部電極(240)の上面と隣接するトランジスタ電極(124)との接触域間にストラップ255により、導電経路を形成し、コストを低減し、処理の自由度を高める単純化した処理によって形成される。

請求項（抜粋）：

第1の極性の半導体基板の表面上に一時保護層を形成するステップと、上記基板を第1の深さまで垂直方向にエッチングしてトレンチを形成し、上部トレンチ側壁と第1のトレンチ底部を露出させるステップと、前記一時保護層の下にある前記上部トレンチ側壁に対してほぼ等方性のエッチングを行うことにより前記トレンチを水平方向に広げ、側壁オフセット距離だけ前記上部トレンチ側壁から変位したトレンチ・カラー側壁を形成するステップと、前記カラー側壁と前記第1のトレンチ底部との上に前記側壁オフセット距離とほぼ等しい厚さを有するカラー誘電体の層を形成するステップと、前記第1のトレンチ底部から前記カラー誘電体を除去するステップと、最終トレンチ底部と下部トレンチ側壁とを有する最終トレンチ深さまで、前記第1のトレンチ底部から前記トレンチをさらにエッチングするステップと、前記下部トレンチ側壁に第2の極性のドーパントをドーピングするステップと、前記下部トレンチ側壁上にトレンチ誘電体を形成するステップと、前記トレンチ内に内部電極を形成するステップと、前記内部電極と前記カラー誘電体とを所定の深さまでエッチングし、トレンチ側壁の上部をストラップ接触面として、前記内部電極の上面を電極接触面として露出させるステップと、前記ストラップ接触面および前記電極接触面と接触する導電ストラップを形成するステップと、前記導電ストラップと接触するデバイス領域を有するアクセス・トランジスタを形成するステップとを含む、DRAMセルの製造方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/3065

FI (2件)：

H01L 27/10 625 Z ,  H01L 21/302 E