半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-170615
公開番号（公開出願番号）：特開平9-022590
出願日： 1995年07月06日
公開日（公表日）： 1997年01月21日
要約：

【要約】【課題】従来よりも高速なデータ読み出し動作が可能な半導体記憶装置を実現する。【解決手段】第2のメモリセルアレー11は、ROMデータが書き込まれている第1のメモリセルアレー10のメモリセルと同じ構造のメモリセルにより構成され、一列は“1”、他の列は“0”が書き込まれている。第1の出力制御信号発生回路12及び第2の出力制御信号発生回路13はセンスアンプ回路55と等価な回路であり、センスアンプ回路55が第1のメモリセルアレー10からデータ読み出しを始めると第2のメモリセルアレー11の各列のメモリセルのデータを読み出す。制御回路14は、第1の出力制御信号発生回路12により“1”が読み出され第2の出力制御信号発生回路12により“0”が読み出されたとき、データラッチ回路56及び出力バッファ回路57にセンスアンプ回路により読み出されたデータVSを外部へ出力するよう制御信号VC1 により指示する。

請求項（抜粋）：

“1”又は“0”のうちいずれか1つのデータを記憶する複数のメモリセルが所望の記憶容量分マトリックス状に配列された第1のメモリセルアレーと、前記第1のメモリセルアレーの各行にそれぞれ接続されておりデータ読み出し対象のメモリセルが配列されている行を指示する行デコーダと、前記第1のメモリセルアレーの各列にそれぞれ接続されておりデータ読み出し対象のメモリセルが配列されている列を指示する列デコーダと、前記第1のメモリセルアレーにおいて前記行デコーダにより指示される行及び前記列デコーダにより指示される列に配列されているメモリセルのデータを読み出すデータ読み出し回路と、前記データ読み出し回路により読み出されたデータを外部へ出力する出力バッファ回路とを備えた半導体記憶装置において、第1のメモリセルアレーを構成するメモリセルと同じ構造の複数のメモリセルが2列に配列されており、第1の列のメモリセルは全て“1”を記憶している一方第2の列のメモリセルは全て“0”を記憶している第2のメモリセルアレーと、前記データ読み出し回路と等価な回路であり、前記データ読み出し回路が前記第1のメモリセルアレーの一のメモリセルのデータを読み出すとき、前記第2のメモリセルアレーの第1の列に配列された一のメモリセルのデータを読み出す第1の回路と、前記データ読み出し回路と等価な回路であり、前記データ読み出し回路が前記第1のメモリセルアレーの一のメモリセルのデータを読み出すとき、前記第2のメモリセルアレーの第2の列に配列された一のメモリセルのデータを読み出す第2の回路と、前記第1の回路及び第2の回路により読み出されたデータを入力とし、前記第1の回路により読み出されたデータが“1”になり且つ前記第2の回路により読み出されたデータが“0”になったとき、前記出力バッファ回路に前記データ読み出し回路により読み出されたデータを外部へ出力するよう指示する制御回路とをさらに備えていることを特徴とする半導体記憶装置。

IPC (3件)：

G11C 7/00 312 , G11C 17/00 , G11C 16/06

FI (3件)：

G11C 7/00 312 Z , G11C 17/00 C , G11C 17/00 309 J

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