特許
J-GLOBAL ID：200903032529451932
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-138399
公開番号（公開出願番号）：特開平6-349861
出願日： 1993年06月10日
公開日（公表日）： 1994年12月22日
要約：
【要約】【目的】 良好な特性を有するとともに再現性の良い構造の半導体装置を得る。【構成】 アンドープInGaAs層7a及びアンドープAlInAs層7bに対応する下部領域が第1の開孔幅W1で、n-InGaAs層7cに対応する上部領域が第2の開孔幅W2のリセス構造がアンドープAlGaAs層6上に形成され、リセス構造をなすアンドープAlInAs層6上にゲート電極10が形成され、一方のn-InGaAs層7c上にソース電極8が形成され、他方のn-InGaAs層7c上にドレイン電極9が形成される。
請求項（抜粋）：
半絶縁性の半導体基板と、前記半導体基板上に形成された第1の半導体材料からなる第1の半導体層と、前記第1の半導体層上に形成された第2の半導体材料からなる第2の半導体層とを備え、前記第1及び第2の半導体層とによりヘテロ接合が形成され、各々が前記第2の半導体層上に選択的に形成された第1及び第2のコンタクト層をさらに備え、前記第1及び第2のコンタクト層が形成されない前記第2の半導体層上の空間がリセス構造となり、前記第1のコンタクト層上に形成された第1の電流電極と、前記第2のコンタクト層上に形成された第2の電流電極と、前記リセス構造をなす前記第2の半導体層上に形成された制御電極とをさらに備えた半導体装置において、前記第1及び第2の半導体層はそれぞれ上層部及び下層部から構成され、前記上層部は比較的低抵抗な材質からなり、前記下層部は比較的高抵抗な材質からなるとともに、前記上層部の形成長さは前記下層部より短く形成されることにより、前記リセス構造は、前記下層部に対応する下部領域は比較的形成幅が小さい第1の幅を有し、前記上層部に対応する上部領域は比較的形成幅が大きい第2の幅を有することを特徴とする半導体装置。
IPC (2件)：
H01L 21/338
, H01L 29/812
