特許
J-GLOBAL ID：200903032567421850
自己クロック式ダイナミック回路のファミリーのための方法および装置
発明者：
出願人/特許権者：
代理人 (1件)：
石田 敬 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-035793
公開番号（公開出願番号）：特開2001-244806
出願日： 2001年02月13日
公開日（公表日）： 2001年09月07日
要約：
【要約】【課題】 従来、ドミノ論理回路は、ステージ間の結合にシールドを施したり入出力の各々でバッファを使用してノイズの問題に対処していたため速度損失をもたらすことになっていた。【解決手段】 多重ステージ論理ゲートは、伝統的なダイナミック論理ゲート設計を利用する第1ステージ300と、新しい自己クロック式ダイナミック論理ゲートを含む第2ステージ400を有する形に設計される。第1ステージからの出力は、第2ステージがプリチャージのためのいかなる種類のクロック信号CLKにも左右されないように該第2ステージの入力に結合される。代わりに、第2ステージは、プリチャージ中に遅延クロック信号が必要とされないように第2ステージにおいて出力ノードをプリチャージするためにステージ間入力をベースとするデュアルトランジスタ配置を含むように構成する。
請求項（抜粋）：
第1ステージのダイナミック論理ゲートからの出力信号を受信するように結合された自己クロック式ダイナミック論理ゲートにおいて、出力信号を受信するために高電圧レールと低電圧レールの間に結合され、該出力信号が第1の状態にある時にPMOSトランジスタをアクティブ化すると共にNMOSトランジスタを非アクティブ化し、該出力信号が第2の状態にある時に該NMOSトランジスタをアクティブ化すると共に該PMOSトランジスタを非アクティブ化するPMOS/NMOSトランジスタ対と、外部入力信号を受信すると共に該外部入力信号がプリセレクト状態にある時にアクティブ化するために、前記PMOS/NMOSトランジスタ対と前記低電圧レールの間に結合された少なくとも1つの他のトランジスタと、前記PMOS/NMOSトランジスタ対の間に構成され、該PMOSトランジスタがアクティブ化される時に前記高電圧レールに向けてプリチャージされ、該NMOSトランジスタがアクティブ化され且つ該外部入力信号がプリセレクト状態にあると前記低電圧レールに向けて選択的に放電され、それにより前記少なくとも1つの他のトランジスタをアクティブ化する出力ノードと、を備えることを特徴とする自己クロック式ダイナミック論理ゲート。
IPC (2件)：
H03K 19/096
, H03K 19/003
H03K 19/096 B
, H03K 19/003 C
