特許

J-GLOBAL ID：200903032593021828

PLL回路

発明者： 澁谷 健一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 脇 篤夫
公報種別：公開公報
出願番号（国際出願番号）：特願平5-040736
公開番号（公開出願番号）：特開平6-232741
出願日： 1993年02月05日
公開日（公表日）： 1994年08月19日
要約：

【要約】【目的】 電圧制御発振器の周波数可変範囲を広くすることなく、PLL回路の周波数可変範囲を広くすること。【構成】 VCO4の出力を分周する可変分周器3の分周比を、可変分周器3の出力と水平同期信号とを位相比較する第1の位相比較器1と、その比較出力でアップダウンされるアップダウンカウンタ2を用いて可変設定し、その後分周比の固定された可変分周器3の出力信号と水平同期信号とを第2の位相比較器5で位相比較し、この位相比較出力によりVCO4の発振周波数を制御して可変分周器3より水平同期信号に同期した水平ドライブパルスを出力する。

請求項（抜粋）：

電圧制御発振器と、該電圧制御発振器の発振出力を分周する可変分周器と、該可変分周器の出力信号周波数と入力信号周波数との位相を比較する第1の位相比較器と、該第1の位相比較器の位相進み出力及び位相遅れ出力で上記可変分周器の分周比を可変する分周比設定手段と、上記可変分周器の出力信号周波数と入力信号周波数との位相を比較する第2の位相比較器と、該第2の位相比較器の比較出力を誤差電圧として、上記電圧制御発振器に印加するフィルタと、上記第1の位相比較器がロック信号を出力したことにより、上記可変分周器の分周比をホールドすることを特徴とするPLL回路。

IPC (3件)：

H03L 7/087 ,  H03L 7/08 ,  H04N 5/06

FI (2件)：

H03L 7/08 P ,  H03L 7/08 N