特許
J-GLOBAL ID：200903032606925110
半導体記憶装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平5-181957
公開番号（公開出願番号）：特開平7-085689
出願日： 1993年06月28日
公開日（公表日）： 1995年03月31日
要約：
【要約】【目的】 動作の高速化とレイアウトの簡素化を図った冗長回路を備えた半導体記憶装置を提供する。【構成】 不良アドレスの各ビットに対応して設けられてなる一対からなるヒューズ手段の一端側にそれぞれ対応して相補のアドレス信号により上記ヒューズ手段に電流を流すMOSFETを設け、上記ヒューズ手段の他端がワイヤードオア論理構成にされて不良アドレスの判定信号を形成するとともに、不良のアドレス信号によりオン状態にされるMOSFETに対応したヒューズ手段を切断して不良アドレスの記憶を行うようにする。【効果】 一対のヒューズとMOSFETにより単位の不良アドレスの記憶と比較部が構成でき、正規のデコーダと並行して動作して不良の部分を予備回路に切り替えることにより高速動作が可能になるとともに、それをマトリックス配置する等にして高密度に効率よく配置することができる。
請求項（抜粋）：
不良アドレスの各ビットに対応して設けられてなる一対からなるヒューズ手段と、上記一対のヒューズ手段の一端側にそれぞれ対応して設けられ、相補のアドレス信号により上記ヒューズ手段に電流を流すMOSFETと、上記ヒューズ手段の他端がワイヤードオア論理構成にされて不良アドレスの判定信号が形成され、不良のアドレス信号によりオン状態にされるMOSFETに対応したヒューズ手段を切断して、不良アドレスの記憶を行うようにしてなる冗長回路を備えてなることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 29/00 301
, H01L 21/82
