特許
J-GLOBAL ID：200903032806026519
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
宮越 典明
公報種別：公開公報
出願番号（国際出願番号）：特願平9-097321
公開番号（公開出願番号）：特開平10-242464
出願日： 1997年04月15日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】 せり上げプロセスを用いた絶縁ゲート型電界効果トランジスタにおいて、ゲート電極とソースもしくはドレイン間の電気的ショートの可能性を低減する半導体装置の製造方法を提供すること。【解決手段】 せり上げ膜を選択Si膜106で形成した後、図2(d)に示すように、サイドウォール絶縁膜103の表面層をエッチング除去する。次に、再度、サイドウォール絶縁膜(第2絶縁膜109)を形成し[図2(e)]、続いて、Tiなどの金属膜110を成長し[図2(f)]、所定の温度でアニール処理を施してシリサイド化し、図2(g)に示す金属シリサイド膜111を形成する。その後、周知のプロセスを用いてMOS Trを製造する。
請求項（抜粋）：
(1) Si基板上にゲート絶縁膜を介して形成されたゲート電極の側壁に、絶縁膜よりなるサイドウォールを形成する工程と、(2) Si上に選択的にSi膜を成長する工程と、(3) 前記サイドウォールの全部もしくは一部をエッチング除去する工程と、(4) 再度、ゲート電極の側壁に、絶縁膜よりなるサイドウォールを形成する工程と、(5) 金属膜を成長する工程と、(6) アニール処理を施してSi上の金属膜をシリサイド化する工程と、(7) 絶縁膜上の未反応金属膜を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 29/78
, H01L 21/336
, H01L 21/28 301
H01L 29/78 301 P
, H01L 21/28 301 T
, H01L 29/78 301 G
