特許
J-GLOBAL ID：200903032821495134
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-240289
公開番号（公開出願番号）：特開平8-106796
出願日： 1994年10月04日
公開日（公表日）： 1996年04月23日
要約：
【要約】【目的】 テストモード時に、冗長ブロックへ切り替えた不良ブロックに一括書き込み/一括消去の高電圧が印加されない回路構成のNAND形E2 PROMを提供する。【構成】 テストのための全ブロックへの一括書き込み/一括消去モード時に、冗長ブロックに切り替えた不良ブロックを非選択とする構成のブロック選択回路(BSC1〜6)を備え、昇圧回路で昇圧した全ブロック一括書き込み/一括消去の高電圧が不良ブロックに印加されることを禁止する。ブロック選択回路は、ヒューズを切断された状態で一括書き込み/一括消去の信号が入力されると「非選択」の信号を出力する。したがって、冗長ブロックへ切り替えた不良ブロックからの電流の漏洩による電圧降下がなく、テストモードを含む全モードにおいて完全な良品のNAND形E2 PROMとして使用することができる。
請求項（抜粋）：
それぞれ複数のメモリセルから構成された複数のブロックと、前記複数のブロック中に発見された不良ブロックと切り替えるために設けられた少なくとも1個の冗長ブロックと、前記不良ブロックを前記冗長ブロックへ切り替える切替手段と、前記複数のブロックのうち、前記切替手段により前記冗長ブロックへ切り替えられていないブロックに対しては、常に「選択」の信号を出力し、前記冗長ブロックへ切り替えられた前記不良ブロックに対しては、テストモードの全ブロック一括書き込み/一括消去の入力信号に対して「非選択」の信号を出力し、前記テストモードの全ブロック一括書き込み/一括消去以外の入力信号に対して「選択」の信号を出力するブロック選択回路とを備えた半導体記憶装置。
IPC (2件)：
G11C 29/00 301
, G11C 16/06
G11C 17/00 309 F
, G11C 17/00 309 E
