特許
J-GLOBAL ID：200903032830103028
フリップフロップ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
森下 賢樹
公報種別：公開公報
出願番号（国際出願番号）：特願2007-015287
公開番号（公開出願番号）：特開2008-109608
出願日： 2007年01月25日
公開日（公表日）： 2008年05月08日
要約：
【課題】回路規模の増大を抑えつつ、フリップフロップ回路の低消費電力化を図る。【解決手段】トランジスタ対12には、入力データDおよびそれを反転した信号が入力される。活性化回路20は、トランジスタ対12と固定電位の間に設けられ、導通状態において、トランジスタ対12を活性化させる。クロック制御回路30は、クロック信号CKを受け、そのエッジのタイミングから所定の期間の間、活性化回路20を導通状態に設定する。活性化回路20は、カスケード接続される第1活性化トランジスタM3、第2活性化トランジスタM4を含む。クロック制御回路30は、エッジのタイミングから所定の期間の間、第1活性化トランジスタM3、第2活性化トランジスタM4の両方をオンとし、それ以外の期間において、第1、第2活性化トランジスタM3、M4の少なくとも一方をオフとする。【選択図】図7
請求項（抜粋）：
第1クロックにもとづいて入力データをラッチするラッチ回路を備え、
前記ラッチ回路は、前記第1クロックと、その第1クロックと位相の異なる第2クロックとの位相差期間に、前記入力データを取り込むことを特徴とするフリップフロップ回路。
IPC (1件)：
FI (1件)：
Fターム (3件)：
5J034AB03
, 5J034CB02
, 5J034DB08
