特許
J-GLOBAL ID：200903032843997460
積層圧電素子及びその製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
加古 宗男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-306618
公開番号（公開出願番号）：特開2000-133852
出願日： 1998年10月28日
公開日（公表日）： 2000年05月12日
要約：
【要約】【課題】 分極処理時のクラックや駆動時のクラックを抑制する。【解決手段】 圧電セラミックス積層体20の上面全面と下面全面に、それぞれ導体ペーストを塗布、乾燥して表面電極25,26を形成した後、例えば100°Cの絶縁オイル中に圧電セラミックス積層体20全体を浸漬して、両表面電極25,26間に所定の高電圧を印加することで、圧電セラミックス積層体20全体を積層方向に均一に分極させる。この後、表面電極25,26を有機溶剤等で洗浄除去した後、圧電セラミックス積層体20の側面にCr/Ni/Auの蒸着等により側面電極23,24を形成する。この後、再度、例えば100°Cの絶縁オイル中に圧電セラミックス積層体20全体を浸漬して、両側面電極23,24間に所定の高電圧を印加することで、各層の内部電極22に交互に逆極性の電圧を印加して、各層の内部電極22が対向する活性部のみを分極し直す。
請求項（抜粋）：
内部電極を形成した複数の圧電セラミックス層を積層し、この圧電セラミックス積層体の両側面に側面電極を形成すると共に、各層の内部電極を交互に反対側の側面電極に接続した積層圧電素子において、各層の内部電極が対向しない部分の圧電セラミックスの分極方向が前記圧電セラミックス積層体の積層方向に揃えられていることを特徴とする積層圧電素子。
IPC (2件)：
FI (2件)：
H01L 41/08 S
, H01L 41/22 Z
