特許

J-GLOBAL ID：200903032927551351

プレーナ型半導体装置

発明者： 原田 祐一
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平6-008951
公開番号（公開出願番号）：特開平7-221290
出願日： 1994年01月31日
公開日（公表日）： 1995年08月18日
要約：

【要約】【目的】プレーナ型半導体装置において、電圧印加時のプレーナ接合あるいはガードリング部での表面電界を低減して、耐圧の向上およびアバランシェ耐量の増大を図る。【構成】プレーナ接合の外側に、これに接して不純物濃度の低い補助リング領域を設け、電圧印加時の空乏層の幅を広くして表面電界を下げる。ガードリング構造を持つプレーナ型半導体装置の場合は、最外周のガードリングの外側に同様の補助リング領域を設けるか、あるいは最外周のガードリングの不純物濃度を低くする。

請求項（抜粋）：

第一導電型半導体基板の一主表面から、第二導電型領域が前記主表面の周縁部に第一導電型の未拡散領域を残すように選択的に拡散形成され、その第二導電型領域に一方の主電極が、残りの主表面のいずれかに他方の主電極がそれぞれ接触し、両主電極への電圧印加時に、一方の主電極が接触する第二導電型領域と第一導電型半導体基板との間の接合から空乏層が、前記第一導電型の未拡散領域の周縁部に向かって広がるように構成されたプレーナ型半導体装置において、空乏層が生じている際に、この空乏層の最外縁にもっとも近い第二導電型領域の外側に接して、同一導電型で表面から導入され、かつ前記一方の主電極が接触する第二導電型領域より不純物濃度の低い補助リング領域を備えていることを特徴とするプレーナ型半導体装置。