特許

J-GLOBAL ID：200903032956432132

メモリセル装置のリセット制御回路

発明者： 福田 和久
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-060727
公開番号（公開出願番号）：特開平10-255490
出願日： 1997年03月14日
公開日（公表日）： 1998年09月25日
要約：

【要約】【課題】 メモリセル装置において、メモリセルへのデータの書き込み動作中のリセット信号の入力によって書き込みが中断され、メモリセルのデータが不定になることを回避する。【解決手段】 EEPROMセル304と、このEEPROMセル304に対してデータの書き込みを実行する書き込み回路306と、EEPROMセルを含む装置をリセット動作させるためのリセット信号が入力されるリセット端子101を有するメモリセル装置において、リセット端子101に入力されたリセット信号を保留することが可能なリセット信号保留回路308を備える。リセット信号保留回路308は、リセット信号をパワーオンクリア信号とEEPROMセル書き込み回路306からの書き込み信号との状態に基づいて内部リセット信号103を出力する構成とされ、内部リセット信号103によりメモリセル装置のリセットを行う。

請求項（抜粋）：

メモリセルと、このメモリセルに対してデータの書き込みを実行する書き込み回路と、前記メモリセルを含む装置をリセット動作させるためのリセット信号が入力されるリセット端子を有するメモリセル装置において、前記リセット端子に入力されたリセット信号を保留することが可能なリセット信号保留回路を備えることを特徴とするリセット制御回路。

IPC (2件)：

G11C 16/02 ,  G06F 1/24

FI (2件)：

G11C 17/00 601 P ,  G06F 1/00 350 C

引用特許：

審査官引用 (1件)

• 電子機器の制御装置
  公報種別：公開公報   出願番号：特願平4-177460   出願人：ソニー株式会社