特許
J-GLOBAL ID：200903032994084105
遅延回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-353445
公開番号（公開出願番号）：特開平7-202656
出願日： 1993年12月28日
公開日（公表日）： 1995年08月04日
要約：
【要約】【目的】 連続したパルス列を遅延させるに当たり、簡単で少ないゲート数の回路で、大きな遅延可変量を得ることを可能としながら、高速なオンザフライ動作にも適した構成を実現する。【構成】 入力端子1より入力される連続するパルス列信号である入力信号INを、パルス分配回路9において、時間軸方向に複数のパルスに分配し、これを個別に出力させ、これらのパルス毎に対応して設けられる可変遅延回路81、82、8Nにより、各パルスを個別にそれぞれのパルス間隔以内の時間範囲で遅延させ、遅延した各パルスを論理和回路10により合成して、入力パルス列に対して遅延された連続した出力パルス列を出力端子6より出力信号OUTとして出力する。
請求項（抜粋）：
連続する入力パルス列を複数のパルスに分配するパルス分配手段と、前記複数のパルス毎に対応して設けられ、前記パルスを遅延するパルス遅延手段と、前記パルス遅延手段の出力を合成して連続する出力パルス列を生成する論理手段と、を備えることを特徴とする遅延回路装置。
引用特許：
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