特許
J-GLOBAL ID：200903033013883743
パワーオンリセット回路
発明者：
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-102311
公開番号（公開出願番号）：特開平6-309877
出願日： 1993年04月28日
公開日（公表日）： 1994年11月04日
要約：
【要約】【目的】 電源投入時に遅延回路から生じる異常信号をなくし、回路の誤動作をなくす。【構成】 入力信号Aの否定信号ノードN10が制御信号発生回路11で処理されてノードN18に出力される。制御信号発生回路11は、ノードN10の否定信号ノードN11と、このノードN11に対して遅延した同論理電圧であるノードN12との論理和の否定信号を、ノードN18とする。また、接地電圧VSSに固定された信号の否定信号ノードN20は、制御信号発生回路12で処理されてノードN28に出力される。制御信号発生回路12の回路構成は制御信号発生回路11と同じである。ノードN28の否定信号であるノードN29とノードN18との論理和の否定信号を出力信号B1とする。
請求項（抜粋）：
少なくとも第1の遅延回路をもつ第1の回路に第1の入力信号が入力され、前記第1の回路から第1の出力信号が出力され、少なくとも第2の遅延回路をもつ第2の回路に論理電圧が固定された第2の入力信号が入力され、前記第2の回路から第2の出力信号が出力され、前記第1の出力信号と前記第2の出力信号のうち、一方の信号と、他方の信号の否定信号との論理積を第3の出力信号とすることを特徴とするパワーオンリセット回路。
IPC (3件)：
G11C 11/413
, H03K 5/13
, H03K 17/22
