特許
J-GLOBAL ID：200903033034570885
ビット線のデータ感知回路及びデータ感知方法
発明者：
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出願人/特許権者：
代理人 (1件)：
高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平6-283193
公開番号（公開出願番号）：特開平7-182866
出願日： 1994年11月17日
公開日（公表日）： 1995年07月21日
要約：
【要約】【目的】 データ感知速度の低下を招くことのないようなビット線のデータ感知回路を提供する。【構成】 PMOSセンスアンプ10及びNMOSセンスアンプ12の各感知ノードLA、LAバーに、静電容量調整用のキャパシタ18、20をそれぞれ接続する。等化及びプリチャージ回路16や電圧供給トランジスタT7、T8による感知ノードLA、バーLAに対する静電容量CLA、CLAB が異なると、感知ノードLA、バーLAのプリチャージレベルが設定レベルとならなくなり、センスアンプ対10、12による感知時間が長くなってしまう場合があるが、キャパシタ18、20を接続することで静電容量を調整して常に等しくできるので、プリチャージレベルを一定に保つことが可能となる。
請求項（抜粋）：
ビット線対の間に接続されたPMOSセンスアンプ及びNMOSセンスアンプと、ビット線対を等化及びプリチャージする回路と、前記センスアンプ対の各感知ノードを等化及びプリチャージする回路と、を備えたビット線のデータ感知回路において、前記センスアンプ対の各感知ノードが同じ静電容量を有するように調整するキャパシタを備えるようにしたことを特徴とするデータ感知回路。
IPC (3件)：
G11C 11/409
, H01L 21/8242
, H01L 27/108
G11C 11/34 353 A
, H01L 27/10 325 P
