特許

J-GLOBAL ID：200903033060656810

半導体基板、半導体装置の製造方法及び半導体装置

発明者： 後藤 恭二
出願人/特許権者： アプライド マテリアルズ インコーポレイテッド
代理人 (1件)： 長谷川 芳樹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-282101
公開番号（公開出願番号）：特開2002-110783
出願日： 2000年09月18日
公開日（公表日）： 2002年04月12日
要約：

【要約】【課題】 トレンチ、ホール等の凹部に形成された金属配線の導電特性の低下を十分に防止できる半導体基板等を提供する。【解決手段】 本発明による半導体基板1は、Si等から成る基層100上に、凹部を成すトレンチ50(第1の凹部)が形成された単層のSiO<SB>2</SB>等から成る絶縁層101が設けられたものである。また、トレンチ50は、断面が略台形状を成しており、D1<Dmax(D1は、トレンチ50の延在方向に直交する方向の開口幅を示し、Dmaxは、トレンチ50内の空間における最大幅、つまり図1においてはトレンチ50の延在方向に直交する方向の底面幅を示す)で表される関係を満たすように設けられている。

請求項（抜粋）：

化学気相堆積法により金属が埋め込まれて金属層の少なくとも一部が形成される第1の凹部を有する半導体基板であって、前記第1の凹部が下記式(1);D1<Dmax ...(1)、D1:該第1の凹部の開口幅、Dmax:該第1の凹部内の空間における最大幅、で表される関係を満たすように設けられたものである、ことを特徴とする半導体基板。

IPC (5件)：

H01L 21/768 ,  H01L 21/203 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/3205

FI (7件)：

H01L 21/203 S ,  H01L 21/28 L ,  H01L 21/28 301 L ,  H01L 21/28 301 R ,  H01L 21/90 D ,  H01L 21/88 N ,  H01L 21/88 R

Fターム (52件)：

4M104AA01 ,  4M104BB02 ,  4M104BB14 ,  4M104BB30 ,  4M104CC01 ,  4M104DD07 ,  4M104DD16 ,  4M104DD23 ,  4M104DD33 ,  4M104DD37 ,  4M104DD43 ,  4M104FF08 ,  4M104FF18 ,  4M104FF22 ,  4M104HH16 ,  5F033HH08 ,  5F033HH18 ,  5F033HH33 ,  5F033JJ08 ,  5F033JJ18 ,  5F033JJ33 ,  5F033KK01 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033MM17 ,  5F033MM19 ,  5F033NN06 ,  5F033NN07 ,  5F033NN30 ,  5F033PP06 ,  5F033PP14 ,  5F033PP15 ,  5F033PP33 ,  5F033QQ09 ,  5F033QQ22 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ90 ,  5F033QQ92 ,  5F033QQ94 ,  5F033RR04 ,  5F033XX10 ,  5F033XX25 ,  5F103AA02 ,  5F103AA08 ,  5F103DD28 ,  5F103HH03 ,  5F103LL14 ,  5F103NN01 ,  5F103NN04