特許
J-GLOBAL ID：200903033070205522
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-174193
公開番号（公開出願番号）：特開平8-045962
出願日： 1994年07月26日
公開日（公表日）： 1996年02月16日
要約：
【要約】【目的】 FETのゲート-ドレイン耐圧の制御性を改善するとともに、相互コンダクタンスを大幅に低下させることなく、ゲート-ドレイン耐圧を向上させる。【構成】 第1のリセス4の外側にこれより浅い第2のリセス12を低抵抗金属からなるゲート電極上層7下の領域に形成するようにした。【効果】 ゲート電極上層7の幅を変えることによって、第2のリセス12の幅を変化させることができ、ゲート-ドレイン耐圧の制御性が改善される。また、第2のリセス12下の活性層の厚さは第1のリセス4下の活性層厚より厚くなり、従来の方法でリセス幅を広げた場合と比較して、相互コンダクタンスを大幅に低下させることなくゲート-ドレイン耐圧を向上させることができる。
請求項（抜粋）：
半導体装置の製造方法において、半導体基板の主表面上に第1の絶縁膜を形成し、その第1のリセスを形成すべき部分に相当する部分を除去して開口部を形成する工程と、前記第1の絶縁膜をマスクとして、その開口部を介して前記半導体基板に第1のリセスを掘り込む工程と、全面に第2の絶縁膜を形成し、該第2の絶縁膜をエッチバックし、前記第1の絶縁膜の開口部の内側面及び前記半導体基板の第1のリセスの内側面に前記第2の絶縁膜からなる絶縁膜側壁を形成する工程と、全面に、耐熱性ゲート材料膜及び低抵抗金属膜を形成する工程と、該低抵抗金属膜上の前記第1のリセス開口を含むこれより大きい第2のリセス開口を形成すべき領域にゲート形成用レジストを形成する工程と、該レジストをマスクとして前記低抵抗金属膜及び前記耐熱性ゲート材料膜をエッチングする工程と、前記レジスト下に残された前記低抵抗金属膜をマスクとして前記耐熱性ゲート材料膜の側面を該耐熱性ゲート材料膜の幅が前記低抵抗金属膜の幅より狭くなるようにエッチングし、前記耐熱性ゲート材料及び前記低抵抗金属からなるゲート電極を形成する工程と、前記第1の絶縁膜を除去する工程と、前記半導体基板の主表面上の前記低抵抗金属膜の下の第2リセス形成領域を除く領域に被覆膜を形成する工程と、前記被覆膜、前記ゲート電極及び前記絶縁膜側壁をマスクとして、前記半導体基板の前記第2リセス形成領域に第1のリセスより浅い深さの第2のリセスを掘り込む工程とを含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/338
, H01L 29/812
, H01L 21/28
, H01L 21/3213
H01L 29/80 F
, H01L 21/88 C
