特許
J-GLOBAL ID：200903033089695873
集積デバイスの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
曾我 道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-020549
公開番号（公開出願番号）：特開平7-045729
出願日： 1994年02月17日
公開日（公表日）： 1995年02月14日
要約：
【要約】【目的】 メモリ・セルの薄いトンネル酸化物層を保護する集積デバイスの製造方法を提供し、これによりDPCC法の基本原理及び技術的利点を活用する。【構成】 第1の多結晶シリコン層(10)はトランジスタ区域から除去されず、トランジスタのゲート領域は短絡された第1の多結晶シリコン層及び第2の多結晶シリコン層(13)によって形成される。ダイオード(3)は基板(4)とカソード領域(6)によって形成される。
請求項（抜粋）：
大きな表面(38)を有し且つメモリ・セルが形成されるべきセル区域(20b)及び回路トランジスタが形成されるべきトランジスタ区域(20a)を定める基板(4)から不揮発性メモリ及びトランジスタを含む集積デバイスの製造方法において、前記基板(4)の大きな表面(38)の所定部分にフィールド酸化物領域(7)を生長させる工程と、前記トランジスタ区域(20a)にて、前記基板(4)の大きな表面(38)にゲート酸化物層(26)を形成する工程と、前記セル区域(20b)にて、前記基板(4)の大きな表面に薄いトンネル酸化物層(25)を形成する工程と、第1の多結晶シリコン層(27)を被着する工程と、前記セル区域(20b)及び前記トランジスタ区域(20a)の両側にて、前記第1の多結晶シリコン層(27)の一部を選択的に除去する工程と、誘電材料の層(11)を被着する工程と、前記誘電材料層(11)を前記トランジスタ区域(20a)から除去する工程と、第2の多結晶シリコン層(13)を被着する工程と、マスキングして、前記セル区域(20b)の両側では前記第2の多結晶シリコン層(13)及びその下層の前記誘電材料層(11)を、そして前記トランジスタ区域(20a)の両側では前記第2の多結晶シリコン層(13)及び前記第1の多結晶シリコン層(27)並びに前記ゲート酸化物層(26)を選択的に除去して前記セル(2)の制御ゲート領域(12)及び前記回路トランジスタのゲート領域を整形する工程と、同一のマスクを使い、前記セル区域(20b)の両側では前記第1の多結晶シリコン層(27)及び前記薄いトンネル酸化物層(25)を選択的に除去して前記セル(2)の浮動ゲート領域(10)を整形する工程と、を含み、マスキングして、前記第2の多結晶シリコン層(13)及び前記誘電材料層(11)を選択的に除去する前記工程の前に、前記薄いトンネル酸化物層(25)を保護し且つ前記第2の多結晶シリコン層(13)を前記基板(4)へ接続するダイオード(3)を形成する工程が行われる、ことを特徴とする集積デバイスの製造方法。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
出願人引用 (6件)
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審査官引用 (7件)
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