特許

J-GLOBAL ID：200903033163907985

ラッチアップ保護回路、調整/保護組み合わせ回路及びオンチップラッチアップ保護回路

発明者： サン フー ドン ,  ロバート ルイス フランチ
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-245288
公開番号（公開出願番号）：特開平6-085179
出願日： 1992年09月14日
公開日（公表日）： 1994年03月25日
要約：

【要約】【目的】 過渡サージ又は内部回路で始まるラッチアップによるCMOS集積回路チップに対する損傷を防止し、ラッチアップ状態を中断且つクリアする。【構成】 回路10によって内部チップ回路14に出力されたオンチップ電源電圧(VDDI )値と比較する。オンチップ電源電圧VDDI がトリガ電圧レベル未満になると、電圧調整回路のパワートランジスタ18は使用不能となりVDDI はゼロに減少され、これによってラッチアップ状態が解消される。また、数マイクロ秒にわたってパワートランジスタ18を通過する平均電流を検出し、この電流が事前設定値を越えると、パワートランジスタはオフとなってVDDI はゼロに減少され、ラッチアップ状態が解消されることになる。

請求項（抜粋）：

内部回路及び前記内部回路に電力を供給する電圧調整器を有するCMOS集積回路チップ用のラッチアップ保護回路であって、前記電圧調整器から前記CMOS集積回路チップの前記内部回路に出力される電流に比例する信号を決定するための非抵抗器手段と、前記調整器が前記CMOS集積回路チップの前記内部回路に供給した電流が事前設定値を超える場合、前記オンチップ電圧調整器をスイッチオフするための手段と、を備え、前記事前設定値はそれを越えた電流値が前記CMOS集積回路チップの前記内部回路におけるラッチアップ状態を示すように設定される、ラッチアップ保護回路。

IPC (3件)：

H01L 27/08 331 ,  G05F 1/56 320 ,  H03K 19/00

引用特許：

審査官引用 (5件)

• 特開昭59-149424
  
• 特開昭61-035549
  
• 特開昭62-102556
  
• 特開昭63-076362
  
• 特開平3-060063