特許

J-GLOBAL ID：200903033174460567

半導体集積回路、電子回路装置、及び入出力バッファテスト方法

発明者： 伊勢崎 剛志
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平9-088278
公開番号（公開出願番号）：特開平10-285012
出願日： 1997年04月07日
公開日（公表日）： 1998年10月23日
要約：

【要約】【課題】 同時双方向入出力バッファの動作テストを可能とする技術を提供することにある。【解決手段】 外部端子を介して外部負荷を駆動するための出力バッファ部(100)と、外部端子の電圧レベルを参照電圧レベルと比較することによって、上記外部端子を介して取り込まれた信号の論理を判定可能な入力バッファ部(200)と、外部端子に結合され、上記出力バッファ部の出力インピーダンスに等しいオン抵抗を実現するトランジスタ(181,182)と、テストイネーブル信号がアサートされた状態で、上記トランジスタをオン・オフ制御するための制御論理(183)とを設け、上記トランジスタをオン・オフ制御し、そのときの上記入力バッファ部の出力論理に基づいて、良否判定を行う。

請求項（抜粋）：

外部端子を介して外部負荷を駆動するための出力バッファ部と、上記外部端子の電圧レベルを参照電圧レベルと比較することによって、上記外部端子を介して取り込まれた信号の論理を判定可能な入力バッファ部と、を含み、上記出力バッファ部からの現在の出力論理に応じて上記参照電圧レベルを切り換えることにより、外部との間で同時双方向通信を可能とする半導体集積回路において、上記外部端子に結合され、上記出力バッファ部の出力インピーダンスに等しいオン抵抗を実現するトランジスタ群と、テストイネーブル信号がアサートされた状態で、上記トランジスタ群をオン・オフ制御するための制御論理と、を含むことを特徴とする半導体集積回路。

IPC (3件)：

H03K 19/0175 ,  G01R 31/28 ,  H03K 19/00

FI (4件)：

H03K 19/00 101 S ,  H03K 19/00 B ,  G01R 31/28 V ,  H03K 19/00 101 Q