特許

J-GLOBAL ID：200903033176817411

半導体集積回路

発明者： 古木 勝也
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 熊谷 雄太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平3-056867
公開番号（公開出願番号）：特開平5-259893
出願日： 1991年03月20日
公開日（公表日）： 1993年10月08日
要約：

【要約】[目的] CMOSダイナミック半導体集積回路において、インバータなしでも、リーク電流による誤動作及びカスコード接続したときの誤動作を防止し、高集積化、動作の高速化を計る。[構成] 出力のラッチ用としてMOSトランジスタ2、3を各ゲート、ドレインをたすきがけに接続して設けると共に、出力のプリチャージ用としてMOSトランジスタ4、5を設ける。クロック信号CLKが“Low”レベルのときにはMOSトランジスタ1は“OFF”、MOSトランジスタ4、5は“ON”となるので、出力Q、-Qは“High”レベルにプリチャージされる。クロック信号CLKが“High”レベルに変化すると、MOSトランジスタ1は“ON”、MOSトランジスタ4、5は“OFF”となる。この時、入力信号IN、-INの状態により、MOSトランジスタ群の一方は出力とGND電位間を導通状態にし、出力電位を“Low”レベルにする。

請求項（抜粋）：

ソ-ス電極が第1の基準電位に接続されゲ-ト電極が動作状態を制御するクロック信号に接続される第1の導電形の第1のMOSトランジスタと、ソ-ス電極が第2の基準電位に接続されゲ-ト電極が第1の出力電位を出力する第1の出力端子に接続されドレイン電極が前記第1の出力電位と論理的に反対の第2の出力電位を出力する第2の出力端子に接続される第2の導電形の第2のMOSトランジスタと、ソ-ス電極が前記第2の基準電位に接続されゲ-ト電極が前記第2の出力端子に接続されドレイン電極が前記第1の出力電位に接続される第2の導電形の第3のMOSトランジスタと、ソ-ス電極が前記第2の基準電位に接続されゲ-ト電極が前記クロック信号に接続されドレイン電極が前記第2の出力端子に接続される第2の導電形の第4のMOSトランジスタと、ソ-ス電極が前記第2の基準電位に接続されゲート電極が前記クロック信号に接続されドレイン電極が前記第1の出力端子に接続される第2の導電形の第5のMOSトランジスタと、前記第1のMOSトランジスタのドレイン電極と前記第2の出力端子との間に配置されゲ-ト電極が第1の入力信号群に接続される第1の導電形の第6のMOSトランジスタを少なくとも1個含み前記第6のMOSトランジスタのソ-ス電極またはドレイン電極が直並列接続されている第1のMOSトランジスタ群と、前記第1のMOSトランジスタのドレイン電極と前記第1の出力端子との間に配置されゲ-ト電極が前記第1の入力信号群と論理的に反対の第2の入力信号群に接続される第1の導電形の第7のMOSトランジスタを少なくとも1個含み前記第7のMOSトランジスタのソ-ス電極またはドレイン電極が直並列に接続されている第2のMOSトランジスタ群とを備えることを特徴とする半導体集積回路。