特許

J-GLOBAL ID：200903033195846384

半導体装置及びその製造方法

発明者： 井上 耕一郎 ,  執行 直之
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平11-047462
公開番号（公開出願番号）：特開2000-252368
出願日： 1999年02月25日
公開日（公表日）： 2000年09月14日
要約：

【要約】【課題】S factor を変化させずにしきい値電圧を制御し、CMOSインバータの電流電圧特性の制御を容易にすることを実現した半導体装置及びその製造方法を提供すること。【解決手段】CMOSインバータのゲート電極となるポリシリコン膜を形成する際、PMOSトランジスタを形成するN型領域上には、分圧比がSiH4:GeH4=4:6になるように混合したガスによりSi0.4 Ge0.6 層を形成し、NMOSトランジスタを形成するP型ウェル領域上には、分圧比がSiH4:GeH4=6:4になるように混合したガスによりSi0.6 Ge0.4 層を形成して、CMOSトランジスタのしきい値電圧の低下を防止する。

請求項（抜粋）：

半導体基板に素子分離領域によって分離して形成された第1導電型の第1素子領域及び第2導電型の第2素子領域と、前記第1素子領域上に絶縁膜を介して形成されたゲルマニウムを含有する第1ポリシリコンゲート電極と、前記第2素子領域上に絶縁膜を介して形成されたゲルマニウムを含有する第2ポリシリコンゲート電極と、前記第1素子領域に形成された第2導電型の第1ソース・ドレイン領域と、前記第2素子領域に形成された第1導電型の第2ソース・ドレイン領域とを具備し、前記第1ポリシリコンゲート電極に含有されているゲルマニウムの量は前記第2ポリシリコンゲート電極に含有されているゲルマニウムの量よりも大きいことを特徴とする半導体装置。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/43 ,  H01L 29/78

FI (3件)：

H01L 27/08 321 D ,  H01L 29/46 A ,  H01L 29/78 301 G

Fターム (36件)：

4M104AA01 ,  4M104BB02 ,  4M104BB36 ,  4M104BB40 ,  4M104CC05 ,  4M104DD04 ,  4M104DD08 ,  4M104DD16 ,  4M104DD43 ,  4M104DD63 ,  4M104FF13 ,  4M104GG09 ,  4M104GG14 ,  4M104HH04 ,  4M104HH14 ,  5F040DA06 ,  5F040DB03 ,  5F040EC04 ,  5F040EH02 ,  5F040EK01 ,  5F040FA05 ,  5F040FC21 ,  5F048AA07 ,  5F048AB04 ,  5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BB06 ,  5F048BB07 ,  5F048BB15 ,  5F048BB18 ,  5F048BE03 ,  5F048BF02 ,  5F048BG03 ,  5F048BG12 ,  5F048DA25