特許

J-GLOBAL ID：200903033208160142

メモリ制御回路

発明者： 尾田 眞也
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平7-350131
公開番号（公開出願番号）：特開平9-180432
出願日： 1995年12月23日
公開日（公表日）： 1997年07月11日
要約：

【要約】【課題】メモリ制御回路における制御信号の遅延を見かけ上0にしてメモリ性能を引き出す回路の提供。【解決手段】メモリ制御信号を出力するフリップフロップのクロックを、制御信号を出力する回路と、等価な別回路を含んだループを形成するPLL出力から供給することにより、制御信号とシステムクロックとの位相差を0とし、メモリアクセスタイムを高速化する。

請求項（抜粋）：

メモリへの制御信号を出力するフリップフロップを有するメモリ制御回路において、前記フリップフロップのクロック入力に位相同期手段からの出力を供給し、前記フリップフロップの遅延を見かけ上なくすように構成したことを特徴とするメモリ制御回路。

IPC (3件)：

G11C 7/00 313 ,  G06F 12/00 564 ,  G11C 11/407

FI (3件)：

G11C 7/00 313 ,  G06F 12/00 564 A ,  G11C 11/34 354 C