特許
J-GLOBAL ID：200903033230956783
半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-004606
公開番号（公開出願番号）：特開平5-054635
出願日： 1992年01月14日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】 メモリセルを縮小して高集積化および高密度化を可能とする。【構成】 このメモリセルは、トレンチ型とスタック型を併用したメモリセルである。メモリセルは、ワード線3を構成するゲート電極を論理電圧“H”にすることにより、ビット線1の情報をドレイン部2からソース部9をとおして、メモリセルの電荷蓄積部10あるいは11へ蓄積したり(書き込み状態)、あるいは、メモリセルの電荷蓄積部10あるいは11に蓄積された情報をビット線1に読み出す(読み出し状態)という動作を行う。メモリセルアレイはワード線とビット線が格子状に構成されており、任意の1本のワード線の選択に対して3本に2本の割合のビット線にメモリセルキャパシタが接続されている。
請求項（抜粋）：
メモリセルトランジスタのソース部にメモリセルキャパシタが接続され、前記メモリセルトランジスタのゲート電極を構成する複数のワード線と、前記メモリセルトランジスタのドレイン部に接続された複数のビット線が格子状に構成されたメモリセルアレイであって、任意の1本の前記ワード線の選択に対して3本に2本の割合の前記ビット線に前記メモリセルキャパシタが接続されたメモリセルアレイ構成を特徴とする半導体メモリ装置。
IPC (2件)：
G11C 11/401
, H01L 27/108
G11C 11/34 362 B
, H01L 27/10 325 T
