特許

J-GLOBAL ID：200903033240597749

キャッシュメモリ制御装置

発明者： 村嶋 寛志 ,  森山 隆志 ,  坪井 正英 ,  岡澤 宏一 ,  梅村 雅也 ,  寺尾 益美 ,  内藤 倫典 ,  小坂 誠
出願人/特許権者： 株式会社日立製作所 ,  日立中部ソフトウェア株式会社 ,  株式会社日立旭エレクトロニクス
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平8-022743
公開番号（公開出願番号）：特開平9-218823
出願日： 1996年02月08日
公開日（公表日）： 1997年08月19日
要約：

【要約】【課題】 複数のキャッシュミスヒットにより同一のブロックを重複して転送してしまうことを防止することが可能な技術を提供する。【解決手段】 キャッシュメモリ上の複数のブロック毎にメインメモリ上のブロックをキャッシュメモリ上のブロックに転送しているかどうかを示すフラグを備え、キャッシュメモリ上の特定のブロックに対応するフラグに当該ブロックの転送中であることを示す情報を格納した後に、メインメモリ上の特定のアクセスアドレスを含むブロックをキャッシュメモリ上の前記特定のブロックに転送し、キャッシュメモリ上の他のアクセスアドレスを含むブロックに対応するフラグの内容が当該ブロックの転送中であることを示している場合には、メインメモリ上の前記他のアクセスアドレスを含むブロックのキャッシュメモリへの転送を抑止する制御部を備えるものである。

請求項（抜粋）：

メインメモリ上の複数のブロックの内容を保持するキャッシュメモリの動作を制御するキャッシュメモリ制御装置において、キャッシュメモリ上の複数のブロック毎にメインメモリ上のブロックをキャッシュメモリ上のブロックに転送しているかどうかを示すフラグを備え、特定のアクセスアドレスを含むブロックがキャッシュメモリ上に存在していないときに、キャッシュメモリ上の特定のブロックに対応するフラグに当該ブロックの転送中であることを示す情報を格納した後に、メインメモリ上の前記特定のアクセスアドレスを含むブロックをキャッシュメモリ上の前記特定のブロックに転送し、他のアクセスアドレスに対してアクセスを行うときに、キャッシュメモリ上の前記他のアクセスアドレスを含むブロックに対応するフラグの内容が当該ブロックの転送中であることを示している場合には、メインメモリ上の前記他のアクセスアドレスを含むブロックのキャッシュメモリへの転送を抑止する制御部を備えることを特徴とするキャッシュメモリ制御装置。

IPC (2件)：

G06F 12/08 310 ,  G06F 12/08

FI (3件)：

G06F 12/08 310 Z ,  G06F 12/08 B ,  G06F 12/08 E