特許
J-GLOBAL ID：200903033317128054
FIFOメモリ回路及びその制御方法並びに画像形成装置
発明者：
出願人/特許権者：
代理人 (1件)：
丹羽 宏之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-396880
公開番号（公開出願番号）：特開2003-196154
出願日： 2001年12月27日
公開日（公表日）： 2003年07月11日
要約：
【要約】【課題】 安価で、メモリチップ面積の小さなFIFOメモリを構成でき、また、安価で小さなラインメモリ回路を有した画像形成装置が得られるようにする。【解決手段】 FIFOメモリをアドレス方向に複数のサブメモリブロックに分割して、該FIFOメモリに入力されたデータが上記複数のサブメモリブロックに分割されるように構成し、且つ、各々のサブメモリブロックをシングルポートメモリもしくはデュアルポートメモリから構成し、その内の少なくとも一つのサブメモリブロックをシングルポートメモリとする。また、データの書込み中に書込みアドレスに対応したサブメモリブロックを選択するとともに、データの読出し中に読出しアドレスに対応したサブメモリブロックを選択する。
請求項（抜粋）：
書込みクロックに同期してFIFOメモリにデータの書込みを行うとともに、読出しクロックに同期して前記FIFOメモリに書込まれたデータの読出しを行うFIFOメモリ回路において、前記FIFOメモリを複数のサブメモリブロックに分割して、該FIFOメモリに入力されたデータが前記複数のサブメモリブロックに分割されるように構成し、且つ、各々のサブメモリブロックをシングルポートメモリもしくはデュアルポートメモリから構成し、その内の少なくとも一つのサブメモリブロックをシングルポートメモリとしたことを特徴とするFIFOメモリ回路。
IPC (2件)：
G06F 12/06 525
, G06F 12/02 580
G06F 12/06 525 B
, G06F 12/02 580 D
