半導体集積回路装置の製造方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-042249
公開番号（公開出願番号）：特開2002-246390
出願日： 2001年02月19日
公開日（公表日）： 2002年08月30日
要約：

【要約】【課題】特性が安定化した半導体集積回路装置の製造方法を提供する。【解決手段】配線溝21,22,23,24を埋め込むように銅膜を堆積した後に、CMP法による研磨によってタンタル膜26の上層を含む配線溝21,22,23,24の外部の銅膜を研磨除去する際に、タンタル膜26の一部が表出した時にスラリーに界面活性剤を添加し、また、配線溝21,22,23,24の外部の銅膜を除去しタンタル膜26が完全に表出した時にスラリーにベンゾトリアゾールを添加し、配線溝21,22,23,24の外部のタンタル膜26を除去する。

請求項（抜粋）：

(a) 絶縁膜内に配線溝をパターニングにより形成する工程と、(b) 前記配線溝の内壁の表面を含む前記絶縁膜表面上にバリア膜を形成する工程と、(c) 前記バリア膜表面上に銅膜を前記バリア膜が形成された前記配線溝を埋め込むように形成する工程と、(d) 前記配線溝以外の領域の前記バリア膜上の前記銅膜の第1の部分を第1のスラリーを用いてCMP法による第1の研磨処理を施して除去する工程と、(e) 前記CMP法による第1の研磨処理により前記配線溝以外の領域の前記バリア膜の一部が表出した段階で、前記配線溝以外の領域の前記バリア膜上の前記銅膜の前記第1の部分以外の前記銅膜を、前記第1のスラリーに界面活性剤を添加した第2のスラリーを用いてCMP法による第2の研磨処理を施して除去する工程と、(f) さらに、第3のスラリーを用いてCMP法による第3の研磨処理を施して前記配線溝以外の領域の前記絶縁膜上の前記バリア膜を除去する工程とを含むことを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 21/3205 , H01L 21/304 621 , H01L 21/304 622

FI (4件)：

H01L 21/304 621 D , H01L 21/304 622 X , H01L 21/88 M , H01L 21/88 R

Fターム (21件)：

5F033HH11 , 5F033HH21 , 5F033HH32 , 5F033HH33 , 5F033JJ07 , 5F033KK01 , 5F033KK11 , 5F033KK21 , 5F033KK32 , 5F033KK33 , 5F033MM01 , 5F033MM02 , 5F033MM12 , 5F033MM13 , 5F033QQ48 , 5F033QQ50 , 5F033RR04 , 5F033RR06 , 5F033XX08 , 5F033XX20 , 5F033XX31

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