特許

J-GLOBAL ID：200903033327396219

半導体装置の製造方法

発明者： 和田 隆
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-232724
公開番号（公開出願番号）：特開平5-074759
出願日： 1991年09月12日
公開日（公表日）： 1993年03月26日
要約：

【要約】【目的】パッシベーション膜上にレジストを塗布するとき、凹部を十分に埋め込むことができなくて“す”が発生して、所定個所以外にまでエッチングが進行し、半導体集積回路の歩留りや信頼性を低下させることがある。本発明の目的は、パッシベーション膜の凹部にSOG膜を埋め込んで、レジスト膜の“す”を防止することにある。【構成】パッシベーション膜3を形成したのち、レジストより粘度の低いSOG膜4を塗布し、パッシベーション膜3の凹部をSOG膜4で埋め込んでから、レジスト膜5を形成する。

請求項（抜粋）：

半導体基板の一主面にパッシベーション膜を形成してから、あとの工程で用いるレジストよりも粘度の低いSOG膜を形成する工程と、前記レジストを塗布する工程とを含む半導体装置の製造方法。

IPC (2件)：

H01L 21/316 ,  H01L 21/027

引用特許：

審査官引用 (3件)

• 特開昭63-204727
  
• 特開平3-196629
  
• 特開平2-188945