特許
J-GLOBAL ID：200903033342794840
メモリアドレスバス試験方式
発明者：
出願人/特許権者：
代理人 (1件)：
柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-181097
公開番号（公開出願番号）：特開平5-028058
出願日： 1991年07月22日
公開日（公表日）： 1993年02月05日
要約：
【要約】【目的】 本発明は、メモリを接続したアドレスバスを試験するアドレスバス試験方式に関し、試験の信頼性を保持して試験時間を短縮することを目的とする。【構成】 メモリ1をアドレスバス2とデータバス3とを含むバスを介してプロセッサ等からなる試験機能部4と接続する。この試験機能部4により、メモリ1の最小アドレスにオール“0”のデータを書込み、1ビットのみ“1”のアドレスに、1ビットのみ“1”のデータを書込み、次に最小アドレスからデータを読出す。このデータがオール“0”の時に正常と判定し、オール“0”でない時は“1”のアドレスビット位置の“0”スタックを識別する。この“1”のビットをアドレスバス2の全ビット位置に順次シフトして“0”スタック試験を行う。“1”スタック試験は、前述の反転論理により行う。
請求項（抜粋）：
メモリ(1)をアドレスバス(2)とデータバス(3)とを含むバスを介してプロセッサ等からなる試験機能部(4)と接続し、該試験機能部(4)は、前記メモリ(1)の最小アドレス(又は最大アドレス)と、1ビットのみが“1”(又は“0”)で、且つ該“1”(又は“0”)のビットが最下位ビット位置から最上位ビット位置まで、データ書込毎にシフトさせる前記メモリ(1)のアドレスとを対とし、前記最小アドレス(又は最大アドレス)にオール“0”(又はオール“1”)のデータを書込み、次に前記1ビットのみが“1”(又は“0”)のアドレスに、1ビットのみが“1”(又は“0”)のデータを書込み、次に前記最小アドレス(又は最大アドレス)からデータを読出し、該データがオール“0”(又はオール“1”)の時に正常と判定することを特徴とするメモリアドレスバス試験方式。
IPC (3件)：
G06F 12/16 330
, G06F 11/22 310
, G06F 11/22 350
