特許
J-GLOBAL ID：200903033346020050
セル同期回路
発明者：
,
,
,
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-308552
公開番号（公開出願番号）：特開平6-164624
出願日： 1992年11月18日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】 本発明は、セルヘッダのCRCを用いたATMのセル同期方式において、8ビット並列処理速度でシリアルデータのバイト同期とセル同期を同時に確立できる小回路規模のセル同期回路を提供する。【構成】 入力シリアルデータを8ビット並列化したデータの40ビットに対しCRC演算を実行する並列型CRC演算回路11と、8ビット並列の位相から1ビットずれた位置の40ビットに対するCRC演算を行う第1の演算位置シフト回路12と、同様に2から7ビットずれた位置の演算を行う第2から第7の演算位置シフト回路13とを備えることにより、8ビット並列処理速度で入力シリアルデータのバイト同期とセル同期を確立する。
請求項（抜粋）：
セルヘッダ内にCRCを含むセルの列から成るシリアルのディジタルデータを入力データとし、前記入力データを8ビット並列データに変換する直並列変換回路と、前記8ビット並列データに対し前記CRCの生成多項式によるモジュロ演算を実行してシンドロームを求めるCRC演算回路と、前記CRC演算回路で得られるシンドロームにより前記入力データから個々のセルの境界を識別し、セル同期を確立、保護するセル同期保護回路とを具備し、前記CRC演算回路は、前記入力データの部分ビット列で、前記並列化された8ビットを単位とする40ビットに対してシンドロームを演算し出力する並列型CRC演算回路と、前記並列型CRC演算回路の出力するシンドロームを入力とし、前記シンドロームの演算対象位置を1ビット後方にシフトして前記入力データの新たな40ビットの部分ビット列に対するシンドロームを出力する第1の演算位置シフト回路と、前段の演算位置シフト回路の出力するシンドロームを入力とし、前記シンドロームの演算対象位置を1ビット後方にシフトして前記入力データの新たな40ビットの部分ビット列に対するシンドロームを出力する第2から第7の演算位置シフト回路と、前記並列型CRC演算回路と前記第1から第7の演算位置シフト回路より得られる8通りのシンドロームを入力とし、前記入力データのバイト位相を検出するバイト同期回路とを備えたことを特徴とするセル同期回路。
IPC (3件)：
H04L 12/48
, H04L 7/00
, H04L 7/08
