特許

J-GLOBAL ID：200903033380850266

カレントリミッタ回路

発明者： 大竹 徹志
出願人/特許権者： 東光株式会社
代理人 (1件)： 大田 優
公報種別：公開公報
出願番号（国際出願番号）：特願平10-254234
公開番号（公開出願番号）：特開2000-092823
出願日： 1998年09月08日
公開日（公表日）： 2000年03月31日
要約：

【要約】【課題】 適用条件が入力電圧と出力電圧の差の大きさに制限されず、安全性の高いカレントリミッタ回路を提供することを目的とする。【解決手段】 制御回路3からの信号に応じてスイッチングトランジスタQ1を駆動する第2の駆動用トランジスタQ4を設け、駆動用トランジスタQ4のコレクタに第1の抵抗R5を接続する。抵抗R5に制御トランジスタQ2のコレクタ、エミッタ間を並列に接続し、制御トランジスタQ2のベースとスイッチングトランジスタQ1のコレクタその間に第2の抵抗R6を接続する。そして制御トランジスタQ2のベース、エミッタ間にコンデンサC4を接続し、この駆動用トランジスタQ4、抵抗R5、制御トランジスタQ2、抵抗R6およびコンデンサC4でカレントリミッタ回路4aを構成する。

請求項（抜粋）：

制御回路からの信号に応じて電源回路を構成する電流制御素子を駆動する駆動用トランジスタと、該駆動用トランジスタの主電流路の他端に直列に接続された第1の抵抗と、主電流路が該第1の抵抗に並列に接続された制御トランジスタと、該制御トランジスタの制御端子と該電流制御素子の電流出力側端子の間に接続された第2の抵抗と、該制御トランジスタの制御端子と主電流路の一端との間に接続された容量素子とを具備することを特徴とするカレントリミッタ回路。

IPC (5件)：

H02M 3/155 ,  G05F 1/56 310 ,  G05F 1/56 320 ,  H02H 9/02 ,  H02M 3/335

FI (5件)：

H02M 3/155 B ,  G05F 1/56 310 J ,  G05F 1/56 320 C ,  H02H 9/02 E ,  H02M 3/335 B

Fターム (32件)：

5G013AA02 ,  5G013AA16 ,  5G013AA17 ,  5G013BA01 ,  5G013CA07 ,  5H430BB01 ,  5H430BB09 ,  5H430BB11 ,  5H430BB20 ,  5H430CC07 ,  5H430EE03 ,  5H430EE12 ,  5H430FF04 ,  5H430FF13 ,  5H430HH02 ,  5H430JJ04 ,  5H430JJ07 ,  5H430KK02 ,  5H430LA08 ,  5H430LB02 ,  5H730AA20 ,  5H730AS01 ,  5H730BB13 ,  5H730DD02 ,  5H730DD28 ,  5H730EE08 ,  5H730EE10 ,  5H730FD01 ,  5H730XC01 ,  5H730XC09 ,  5H730XC14 ,  5H730XX15