特許
J-GLOBAL ID：200903033448980236
半導体記憶装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-255125
公開番号（公開出願番号）：特開平8-125139
出願日： 1994年10月20日
公開日（公表日）： 1996年05月17日
要約：
【要約】【目的】本発明は、微細化が進んでもトランジスタのゲート電極とソース、ドレイン領域の間にオフセットが生じない半導体記憶装置のメモリセル構造およびその製造方法を提供しようとするものである。【構成】本発明のメモリセルは、トレンチ5に形成されたキャパシタと、ゲート電極(ワード線)8形成前に形成した半導体基板1と反対の導電型の第1の拡散層12と、ゲート電極8加工後に形成する前記第1の拡散層と同じ導電型の第2の拡散層20の少なくとも一方をソース、ドレイン領域とするトランジスタとから構成されるので、トランジスタのオフセットがなくなる。
請求項（抜粋）：
第1導電型のメモリセル領域を有する半導体基板と、前記メモリセル領域に形成された第2導電型の複数の第1拡散層領域と、前記第1拡散層領域に選択的に形成された複数のトレンチと、前記メモリセル領域に形成され、直列に接続された複数のMOSトランジスタと、これらのMOSトランジスタにそれぞれ接続された複数のキャパシタからなる複数のメモリセルアレイとを具備し、前記キャパシタは前記トレンチ内にそれぞれ形成され、前記トレンチの内壁に形成され前記第1拡散層領域に一体的に接続される第2導電型の電荷蓄積層と、前記電荷蓄積層の上に形成されたキャパシタ絶縁膜と、前記トレンチを埋め込むように前記キャパシタ絶縁膜の上に形成され、前記基板表面に延在し少なくとも前記トランジスタ形成領域を開口した網目状に形成されたプレート電極とからなり、前記MOSトランジスタは、隣接する前記トレンチ間に形成され、ゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極と、前記メモリセルアレイの形成方向における前記ゲート電極の両側の前記半導体基板上に形成されたソース、ドレイン領域とからなり、前記ソース、ドレイン領域は前記第1拡散層と、前記ゲート電極の少なくとも片側の前記半導体基板に形成され、前記第1拡散層と少なくとも一部がオーバーラップする第2導電型の第2拡散層の少なくともいずれか1つよりなることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/76
H01L 27/10 625 B
, H01L 21/76 M
