特許
J-GLOBAL ID：200903033465521547
PLL回路
発明者：
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出願人/特許権者：
代理人 (1件)：
小森 久夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-053092
公開番号（公開出願番号）：特開平10-256903
出願日： 1997年03月07日
公開日（公表日）： 1998年09月25日
要約：
【要約】【課題】 VCOの制御電圧感度を高くすることなく全体の電源電圧を低く設定するために、DC-DCコンバータを用いるとともに、そのスイッチングノイズの問題を解消し、また極めて効果的に低消費電力化が図れるようにしたPLL回路を提供する。【解決手段】 チャージポンプ5に対する電源電圧を発生する、作動/停止切り替え可能なDC-DCコンバータ3を設けるとともに、この出力部に電源電圧蓄電用のコンデンサC1を設ける。そして、PLL回路が非ロック状態の時にDC-DCコンバータ3を作動させ、ロック状態となった時に停止させる。
請求項（抜粋）：
基準周波数信号を発生する基準周波数信号発振器、制御電圧に応じた周波数で発振する電圧制御発振器、該電圧制御発振器の発振信号と前記基準周波数信号とを入力して位相比較を行う位相比較器、該位相比較器の出力信号を帰還用信号に変換するチャージポンプ、該帰還用信号をフィルタリングして前記電圧制御発振器に対する制御信号を発生するループフィルタ、および入力電源電圧を昇圧して前記チャージポンプに対する駆動電圧として発生するDC-DCコンバータを備えたPLL回路において、前記DC-DCコンバータを、作動/停止切替制御信号を受けて作動または停止するように構成するとともに、前記DC-DCコンバータの出力部に、前記チャージポンプに対する電源電圧蓄電用のコンデンサを設けたことを特徴とするPLL回路。
IPC (2件)：
FI (2件)：
H03L 7/08 E
, H03L 7/18 Z
審査官引用 (3件)
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特開平3-239013
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位相同期式周波数シンセサイザ
公報種別：公開公報
出願番号：特願平7-126083
出願人：富士通株式会社
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特開平3-239013
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