特許
J-GLOBAL ID：200903033474671284
半導体集積回路装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-009810
公開番号（公開出願番号）：特開平5-198783
出願日： 1992年01月23日
公開日（公表日）： 1993年08月06日
要約：
【要約】【目的】 SOI(Silicon On Insulator)構造の半導体ウエハのチップ領域内に敷き詰め配置された複数のマクロセルのうち、不良マクロセルを取り出し、代わりに良マクロセルを配置することにより、半導体チップを救済する半導体集積回路装置の製造方法において、裏面側分割溝部分で発生する応力に起因して半導体集積回路素子形成用の半導体層等にクラックが発生する現象を抑制する。【構成】 チップ領域内に敷き詰め配置された複数のマクロセル7のうち、不良マクロセル7aを取り出し、代わりに良マクロセルを配置する不良マクロセル交換工程を有し、それによって半導体チップを救済する半導体集積回路装置の製造方法において、不良マクロセル7aを取り出すために、ウエハ5の裏面から裏面側U溝29を形成する際に、裏面側U溝29の底部外周にテーパ部30が形成されるようにする。
請求項（抜粋）：
半導体基板上の埋め込み絶縁層上に半導体集積回路素子形成用の半導体層を設けたSOI構造の半導体ウエハのチップ領域に、同一回路機能を有する複数のマクロセルを配置する第一次配線工程と、前記マクロセルの良否を検査する工程と、前記半導体ウエハの主面において、前記マクロセルの良否検査によって判定された不良マクロセルの周囲に、前記埋め込み絶縁層よりも深い位置に達する主面側分割溝を形成する主面側分割溝形成工程と、前記半導体ウエハの裏面において、前記不良マクロセルの周囲にあたる位置に、前記埋め込み絶縁層に達する裏面側分割溝を形成する裏面側分割溝形成工程と、前記主面側分割溝形成工程および裏面側分割溝形成工程後に不良マクロセルを取り出す工程と、前記不良マクロセルの位置に良マクロセルを嵌入した後、その良マクロセルを固定する工程と、前記不良マクロセルの交換工程後のチップ領域内のマクロセル間を接続して所定の半導体集積回路装置を形成する第二次配線工程とを有する半導体集積回路装置の製造方法であって、前記裏面側分割溝の底部外周にテーパが形成されるように裏面側分割溝を掘ることを特徴とする半導体集積回路装置の製造方法。
IPC (2件)：
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