特許

J-GLOBAL ID：200903033556821381

通信装置および方法

発明者： 古川 眞也
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-068767
公開番号（公開出願番号）：特開2000-269979
出願日： 1999年03月15日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】 CPUが管理するメモリ装置の容量を低減し、かつ、CPUの負荷を軽減する。【解決手段】 本発明の通信装置は、CPU3とこれにより管理されるメモリ装置5と大容量記録媒体7とを有している。受信パケット解析部13は、受信パケットデータのヘッダ部とデータ部とに分離する。データ分離部17は、前記データ部を制御データと非制御データとに分離する。データ分離部17は、データ転送インターフェイス12およびデータ解析部4を介して前記制御データをメモリ装置5に転送する。データ分離部17は、前記非制御データをデータ転送コントローラ6に転送する。データ転送コントローラ6は、前記非制御データを大容量記録媒体7に転送する。

請求項（抜粋）：

CPUと、該CPUにより管理されるメモリ装置と大容量記録媒体とを有する通信装置において、受信パケットデータをヘッダ部とデータ部とに分離するヘッダデータ分離手段と、前記データ部を制御データと非制御データとに分離するデータ分離手段と、前記制御データを前記メモリ装置に転送する制御データ転送手段と、前記非制御データを前記大容量記録媒体に転送する非制御データ転送手段とを有することを特徴とする通信装置。

IPC (3件)：

H04L 12/28 ,  H04L 12/40 ,  H04L 12/56

FI (3件)：

H04L 11/00 310 D ,  H04L 11/00 320 ,  H04L 11/20 102 A

Fターム (15件)：

5K030GA01 ,  5K030GA05 ,  5K030JA05 ,  5K030KA01 ,  5K030KA02 ,  5K030LA08 ,  5K032AA03 ,  5K032CD01 ,  5K032DB19 ,  5K032DB22 ,  5K033AA03 ,  5K033CC01 ,  5K033DA13 ,  5K033DB12 ,  5K033DB14

引用特許：

審査官引用 (1件)

• シリアルインタフェース回路
  公報種別：公開公報   出願番号：特願平9-165989   出願人：ソニー株式会社