特許

J-GLOBAL ID：200903033598151246

半導体装置の製造方法

発明者： 青山 知憲 ,  今井 馨太郎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-124110
公開番号（公開出願番号）：特開平10-313105
出願日： 1997年05月14日
公開日（公表日）： 1998年11月24日
要約：

【要約】【課題】【解決手段】p-Si基板10上にトランジスタが形成された構造上に、シリコン酸化膜からなる第3の層間絶縁膜19,シリコン窒化膜20を全面に順次積層する。そして、第3の層間絶縁膜19及びシリコン窒化膜20に、n+ 多結晶シリコン18に接続するホール21を形成する。次いで、第3の層間絶縁膜19のエッチング速度がシリコン窒化膜20のエッチング速度より速い条件で、等方性エッチングを行う。次いで、このエッチングに際しては、希釈したHF水溶液,NH4 F水溶液若しくはHF蒸気等を用いることができる。この工程によって、シリコン窒化膜20が開孔部に対してひさし状に形成される。そして、SOG膜の塗布,ベーキングを行い、SOG膜表面の平坦化をはかる。

請求項（抜粋）：

下部に電極或いは半導体基板を有する絶縁層に対し、該電極或いは半導体基板に接続するホールを形成する工程と、前記絶縁層及びホール内の全面に、前記ホールの側壁にひさし状に突き出た浮き上がり防止部を有する導電膜を形成する工程と、前記導電膜上に形成され、且つ前記ホールに埋め込まれたSOG膜を形成する工程と、CMP或いはエッチングにより、前記SOG膜及び導電膜を後退させ前記絶縁層を露出させる工程と、前記ホール内の前記SOG膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/306 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 27/10 621 C ,  H01L 21/306 F ,  H01L 27/04 C ,  H01L 27/10 651