PMOS出力回路

発明者：
出願人/特許権者：
代理人 (1件)：高田守 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-014191
公開番号（公開出願番号）：特開平8-204537
出願日： 1995年01月31日
公開日（公表日）： 1996年08月09日
要約：

【要約】【目的】出力端子に電圧が加わっても電源に電流が流れないPMOS出力回路を得る。【構成】出力回路のPMOSトランジスタ1のバックゲート2を寄生のPNPトランジスタ24で電源8に接続し、出力端子電圧が電源電圧よりPMOSトランジスタ81のスレッショルド電圧より大きくなったときNMOSトランジスタ35、36をオンすることで、PMOSトランジスタ1がオフし、ドレインとゲートがPMOSトランジスタ11で短絡されることで、出力端子から電源への電流の逆流を防止する。

請求項（抜粋）：

そのソースが電源に接続され、そのドレインが出力端子に接続されたPMOSトランジスタを出力トランジスタとするPMOS出力回路において、前記出力トランジスタのゲートに所定の電圧を印加してこのトランジスタを駆動するトランジスタ駆動手段と、前記出力トランジスタのバックゲートに電圧を与え、かつ、前記電源がオフした時に、電流が、前記出力端子から前記出力トランジスタのドレインからそのバックゲートを介して前記電源に逆流するのを阻止する第1の逆バイアス電流阻止手段と、前記電源オフ時、前記出力トランジスタのドレインとゲートを短絡することにより、電流が、前記出力端子から前記出力トランジスタを介して前記電源に逆流するのを防止する第2の逆バイアス電流阻止手段とを備え、(1)前記第1の逆バイアス電流阻止手段は、定電流回路と、そのコレクタがこの定電流回路に接続され、そのエミッタが上記電源に接続され、かつ、前記コレクタとベースとが接続された第1のPNPトランジスタと、そのエミッタが前記電源に接続され、そのベースが前記第1のPNPトランジスタのベースと共通接続されてカレントミラー回路を構成するとともに、そのコレクタが前記出力トランジスタのバックゲートに接続された第2のPNPトランジスタにより構成され、(2)前記トランジスタ駆動手段は、前記第1のPNPトランジスタのベースとそのベースが共通接続され、そのエミッタが前記電源に接続された第3のPNPトランジスタと、そのドレインが前記第3のPNPトランジスタのコレクタに接続されるとともに、この接続点が前記出力トランジスタのゲートに接続され、さらに、そのソースがグランドに接続された第1のNMOSトランジスタとから構成され、(3)前記第2の逆バイアス電流阻止手段は、そのドレインが前記第1のNMOSトランジスタのゲートに接続され、ソースがグランドに接続された第2のNMOSトランジスタと、そのドレインが前記出力トランジスタのゲートに接続され、そのソースが前記出力トランジスタのドレインに接続され、そのゲートが第3のNMOSトランジスタのドレインに接続された第2のPMOSトランジスタと、そのゲートが電源に接続され、そのソースが出力端子に接続された第3のPMOSトランジスタと、そのソースがグランドに接続され、そのゲートが第3のPMOSトランジスタのドレインと第2のNMOSトランジスタのゲートに接続された第3のNMOSトランジスタとから構成されていることを特徴とするPMOS出力回路。

IPC (4件)：

H03K 19/0175 , H03K 17/16 , H03K 17/567 , H03K 19/0944

FI (3件)：

H03K 19/00 101 F , H03K 17/56 F , H03K 19/094 A

前のページに戻る