特許

J-GLOBAL ID：200903033693359830

FIFO回路

発明者： 河原 弘幸
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-215602
公開番号（公開出願番号）：特開2001-043672
出願日： 1999年07月29日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】 本発明は、各出力ポートに接続されるバッファの数を削減して寄生容量を低減し高速動作の可能なFIFO回路を提供することを目的とする。【解決手段】 複数の入力ポートから入来するデータを保持する入力レジスタ18と、入力レジスタからのデータを再配置するシフタ20と、シフタから供給されるデータを保持及びシフトするシフトレジスタ24と、入力レジスタとシフトレジスタの出力を、出力ポートの最下位側からから有効データが順次詰まるように選択するセレクタ回路22と、入力レジスタ及びシフトレジスタ及びシフタ及びセレクタ回路を制御する制御回路26とを有する。これにより、セレクタ回路内で入力レジスタ及びシフトレジスタから複数の出力ポートそれぞれに接続されるバッファの数を削減することができ、各出力ポートの寄生容量を低減でき高速動作が可能となる。

請求項（抜粋）：

パラレルアクセスが可能な複数の入力ポート及び複数の出力ポートを有するFIFO回路において、前記複数の入力ポートから入来するデータを保持する入力レジスタと、前記入力レジスタからのデータを再配置するシフタと、前記シフタから供給されるデータを保持及びシフトするシフトレジスタと、前記入力レジスタから供給されるデータと前記シフトレジスタから供給されるデータを、出力ポートの最下位側から有効データが順次詰まるように選択するセレクタ回路と、前記入力レジスタと前記シフトレジスタの有効データを管理して、前記入力レジスタ及び前記シフトレジスタ及び前記シフタ及び前記セレクタ回路を制御する制御回路とを有することを特徴とするFIFO回路。