特許

J-GLOBAL ID：200903033718022704

NV-DRAM装置

発明者： 福本 克巳
出願人/特許権者： シャープ株式会社
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平4-020244
公開番号（公開出願番号）：特開平5-217384
出願日： 1992年02月05日
公開日（公表日）： 1993年08月27日
要約：

【要約】【目的】 システムに組み込まれた場合に、該システムの使い勝手を格段に向上できるNV-DRAM装置を実現する。【構成】 電源ON検出パルスの反転信号をリセット信号として用いる内部アドレス・カウンタ回路200を設ける。電源ON時に内部アドレス・カウンタ回路200の出力、すなわち該内部アドレス・カウンタ回路200を構成する全てのロードカウンタCNT1〜CNTnの出力を”0”にリセットし、この状態からメモリアレイのメモリセルのリコール動作が繰り返されるたびに内部アドレス・カウンタ回路200がカウント・アップして行き、全てのロードカウンタCNT1〜CNTnの出力アドレスの状態が”1”になった時に、内部アドレス・カウンタ回路200に接続されるAND回路280の出力φ8を”0”から”1”に変化させ、パルス発生回路にリコール動作のリセット状態を報じるラッチ・リセット信号φ8を出力して、リコール状態をリセットする。

請求項（抜粋）：

リコール状態を記憶するラッチ回路と、揮発性メモリセル部および不揮発性メモリセル部を有するメモリセルとを備えたNV-DRAM装置において、リコール動作の繰り返し回数を判別できる判別手段として内部アドレス・カウンタ回路を有し、該内部アドレス・カウンタ回路の出力状態に応じて該ラッチ回路のリセットを行うNV-DRAM装置。

IPC (5件)：

G11C 14/00 ,  G11C 16/06 ,  H01L 29/788 ,  H01L 29/792 ,  H04L 27/10

FI (3件)：

G11C 11/34 352 A ,  G11C 17/00 309 Z ,  H01L 29/78 371

引用特許：

審査官引用 (2件)

• 特開昭63-197096
  
• 特開昭63-181194