特許

J-GLOBAL ID：200903033740085132

情報処理装置

発明者： 里永 哲一
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 中島 淳 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-209027
公開番号（公開出願番号）：特開2002-026721
出願日： 2000年07月10日
公開日（公表日）： 2002年01月25日
要約：

【要約】【課題】 最終的な処理結果が得られるまでの時間を大幅に短縮することができる情報処理装置を得る。【解決手段】 直列接続された2つのプログラマブル論理回路70A及び70Bを、プログラマブル論理回路70Aに構成された回路による1回のデータ処理時間が、後段に接続されたプログラマブル論理回路70Bに対する回路の再構成時間以上となるように構成すると共に、プログラマブル論理回路70A及び70Bの各々に対して、構成された回路によるデータ処理が終了した直後に回路の再構成を行うようにする。

請求項（抜粋）：

直列接続された複数のプログラマブル論理回路であって、最終段以外の各プログラマブル論理回路に構成された回路による1回のデータ処理時間が、後段に接続されたプログラマブル論理回路に対する回路の再構成時間以上となるように構成された複数のプログラマブル論理回路と、最終段のプログラマブル論理回路の出力データを少なくとも初段のプログラマブル論理回路に対する回路の再構成が終了するまで記憶するための記憶手段と、前記記憶手段に記憶された前記最終段のプログラマブル論理回路の出力データ及び前記初段のプログラマブル論理回路に新規に入力する新規入力データの何れかを選択して前記初段のプログラマブル論理回路に入力するための選択入力手段と、を備えた情報処理装置。

IPC (3件)：

H03K 19/173 101 ,  G06F 7/00 ,  H03K 19/177

FI (3件)：

H03K 19/173 101 ,  H03K 19/177 ,  G06F 7/00 E

Fターム (19件)：

5B022AA07 ,  5B022CA04 ,  5B022DA09 ,  5B022FA01 ,  5J042AA10 ,  5J042BA01 ,  5J042BA02 ,  5J042BA04 ,  5J042CA00 ,  5J042CA13 ,  5J042CA15 ,  5J042CA19 ,  5J042CA20 ,  5J042CA22 ,  5J042CA23 ,  5J042CA25 ,  5J042CA26 ,  5J042CA27 ,  5J042DA03