特許
J-GLOBAL ID：200903033767819170
シリアルアクセスメモリの予測読出し方法及びそのためのメモリ
発明者：
出願人/特許権者：
代理人 (1件)：
越場 隆
公報種別：公開公報
出願番号（国際出願番号）：特願平7-317543
公開番号（公開出願番号）：特開平8-235851
出願日： 1995年11月10日
公開日（公表日）： 1996年09月13日
要約：
【要約】【課題】 アドレスビットがまだすべて受けられていないとき、アドレス復号が開始されるような、メモリの読出し方法を開示する。【解決手段】 部分的に復号されたアドレスに対応するすべての情報要素が取り出され、残りのアドレスビットが受けられると、完全なアドレスに対応する情報要素が選択される。従って、情報要素を取り出すための最大許容時間が、内部的に増大される。しかし、メモリの外部から見たこの時間は、所与の周波数に対して同じままである。この開示はまた、この方法を実行するメモリに関する。
請求項（抜粋）：
各メモリが複数ワードにマトリクスの形に構成されており、各ワードの内容が2進情報要素を表し、各ワードがkビットに2進モードで符号化されたアドレスでアクセスでき(kは1より大きい整数)、アドレスビットがアドレス入力端子を介してメモリにシリアルに供給される、集積回路メモリのワードの内容を読出す方法であって、1ワードの内容を読出すために、読出したい1ワードのアドレスの初めのqビットをシリアルに受けて(qはkより小さい整数)、前記アドレスの残りの〔k-q〕ビットを受けることと並行して、前記受けたアドレスの前記初めのqビットを復号し、前記受けたアドレスの前記初めのqビットに対応する初めのqアドレスビットを有するワードに読出し回路を接続し、前記ワードの内容が表す2進情報要素を取り出し、読出したい1ワードの前記アドレスの前記残りの〔k-q〕ビットを復号すると共に、前記受けたアドレスの前記初めのqビットに対応するアドレスビットを有する前記ワードの前記内容が表す前記2進情報要素を、メモリのデータ出力端子に出力することを特徴とする集積回路メモリのワードの内容を読出す方法。
IPC (2件)：
FI (2件)：
G11C 8/04
, G11C 17/00 520 A
